本发明专利技术提供了一种SOI?MOS器件的建模方法，其中该SOI?MOS器件为源漏注入不到底的SOI?MOS器件，该方法包括：a）建立包含模拟源漏注入到底的SOI?MOS器件的初级MOS器件模型以及模拟源体PN结底面电容的源体PN结底面电容模型和模拟漏体PN结底面电容的漏体PN结底面电容模型的总体模型；b）对总体模型中的初级MOS器件模型和源体PN结底面电容模型和漏体PN结底面电容模型分别进行参数提取。本发明专利技术提供的建模方法考虑源漏注入不到底的SOI?MOS器件中源体结底面电容以及漏体结底面电容对于器件性能的影响，提高了模型的精确度，能够有效的运用于对器件的仿真设计。
【技术实现步骤摘要】
本专利技术涉及器件提參建模领域，特别涉及一种对源漏注入不到底的SOIMOS器件建模的方法。
技术介绍
随着集成电路技术的发展和越来越广泛的应用，集成电路设计时必须考虑其高可靠性、高性能、低成本的要求，人们对IC CAD软件统计容差分析、优化设计、成品率、成本分析及可靠性预测的功能和精度要求也越来越高。而在IC CAD软件中，MOSFET的器件模型是将IC设计和IC产品功能与性能联系起来的关键纽帯。伴随着集成器件尺寸越来越小，集成规模越来越大，集成电路エ序越来越复杂，对器件模型的精度要求也越来越高。当今一个精确的MOSFET模型无疑已成为IC CAD设计者首要解决的问题，一直也是国际上研究的 重点和热点。目前业界主流的MOSFET器件模型为BS頂模型，所对应的SOI MOSFET器件模型为BSMSOI模型。BSIMS0I所针对的器件为源漏注入到底的器件，在实际电路设计时，为了方便从沟道长度方向上进行体引出，MOSFET会采用源漏注入不到底的器件结构，在此种情况下会增加源体结底面电容以及漏体结底面电容，原有的BSMSOI模型无法考虑此因素的影响。
技术实现思路
针对之前建立的模型无法考虑到源漏注入不到底时，源体结底面电容以及漏体结底面电容对于器件性能的影响，本专利技术提供了一种对源漏注入不到底的SOI MOS器件建模的方法，该方法包括a)建立包含模拟源漏注入到底的SOI MOS器件的初级MOS器件模型以及模拟源体PN结底面电容的源体PN结底面电容模型和模拟漏体PN结底面电容的漏体PN结底面电容模型的总体模型；b)对总体模型中的初级MOS器件模型和源体PN结底面电容模型和漏体PN结底面电容模型分别进行參数提取。根据本专利技术提供的建模方法，考虑源体结底面电容以及漏体结底面电容对于源漏注入不到底的SOI器件的性能的影响，提高了模型的精确度，能够有效的运用于对源漏注入不到底的SOI器件的仿真设计。附图说明图I为根据本专利技术的源漏注入不到底的SOI MOS器件建模方法的流程图；图2为示例性的源漏注入不到底的SOI MOS器件的横截面示意图；图3为本专利技术的模拟源漏注入不到底的SOI MOS器件的总体模型的大致电路图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过參考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复參考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。下面參考图f图3来说明本专利技术。图I为根据本专利技术的源漏注入不到底的SOI MOS器件建模方法的流程图。 在步骤SlOl中，建立包含模拟源漏注入到底的SOI MOS器件的初级MOS器件模型以及模拟源体PN结底面电容的源体PN结底面电容模型和模拟漏体PN结底面电容的漏体PN结底面电容模型的总体模型。參考图2来说明本专利技术所针对的源漏注入不到底的SOI MOS器件。图2为示例性的源漏注入不到底的SOI MOS器件的横截面示意图。SOMOS器件一般形成干SOI衬底中，该SOI衬底一般包括SOI层204，埋氧层205以及体硅衬底206。SOI器件一般包括栅极201、源极202以及漏极203。如图所示，由于源漏注入不到底，因此源漏区下方的部分SOI层仍然保持原来的掺杂类型，从而形成源体PN结底面电容207和漏体PN结底面电容208。而目前的BSMSOI模型中未考虑这两个PN结底面电容，而只考虑了源体PN结侧面电容209和漏体PN结侧面电容210。为此，本专利技术的实施例中通过建立包含模拟源漏注入到底的SOI MOS器件的初级MOS器件模型(即BSMSOI模型)以及模拟源体PN结底面电容的源体PN结底面电容模型和模拟漏体PN结底面电容的漏体PN结底面电容模型的总体模型(子电路模型)，来模拟源漏注入不到底的SOI MOS器件。例如，可以采用以下的SPICE代码来定义ー个子电路模型(即总体模型，电路图大致如图3所示)其中ml, dl, d2为器件名。nmos, pwell为器件模型名。. subckt nch d g s b iw=3. 5u il=0. 35u as=’iw*8e_7’ps=’iw+1. 6e_6’ad=’iw*8e_7’ pd=’ iw+1. 6e_6’ dtemp=0count=l (定义子电路nch的连接节点和參数等)ml d g s e b nmos w=iw l=il as=as ps=ps ad=ad pd=pd dtemp=dtempm=count(定义使用BSMSOI模型的MOS器件ml)VI e GND ! Ovdl b s pwell area=as pj=ps dtemp=dtemp (定义模拟源体 PN 结底面电容的源体PN结dl)d2 b d pwell area=ad pj=pd dtemp=dtemp (定义模拟漏体 PN 结底面电容的漏体PN结d2)。由于BSMSOI模型中包含了源体PN结侧面电容和漏体PN结侧面电容，因此需要将ニ极管dl和d2中的PN结侧面电容设置为零。例如,可以通过在dl和d2中将单位长度侧面结电容參数Cjsw设置为零来实现。或者，也可以通过以下的SPICE代码来定义另ー个子电路模型(即总体模型). subckt nch d g s b iw=3. 5u il=0. 35u as=’iw*8e_7’ps=’iw+1. 6e_6’ad=’iw*8e_7’ pd=’ iw+1. 6e_6’ dtemp=0 count=lml d g s e b nmos w=iw l=il as=as ps=ps ad=ad pd=pd dtemp=dtempm=countVI e GND! Ovdl b s pwell area=as pj=0, dtemp=dtempd2 b d pwell area=ad pj=0 dtemp=dtemp 在该模型中PN结的周长pj设置为0，參数cjsw置0不置0都可以。从而，避免了在初级MOS器件ml和源体PN结dl和漏体PN结d2中重复定义PN结侧面电容。在步骤S102中，对总体模型中的初级MOS器件模型和源体PN结底面电容模型和漏体PN结底面电容模型分别进行參数提取。此过程可以通过商用软件例如安捷伦的MBP (Model Builder Programmer)来实施。可以针对某种特定的源漏注入不到底的SOIエ艺，分别提取初级MOS器件模型nmos和PN结底面电容模型pwell的參数。从而可以对该种エ艺中的源漏注入不到底的SOI MOS器件进行准确的建摸。利用环振对此建模方法进行了验证。以中国科学院微电子研究所0. 35umS0Iエ艺为例，101级环振的测试周期为12ns。采用标准方法(即仅仅采用BSIMS0I模型)的仿真结果为本文档来自技高网...
【技术保护点】
一种SOI？MOS器件的建模方法，其中该SOI？MOS器件为源漏注入不到底的SOI？MOS器件，该方法包括：a）建立包含模拟源漏注入到底的SOI？MOS器件的初级MOS器件模型以及模拟源体PN结底面电容的源体PN结底面电容模型和模拟漏体PN结底面电容的漏体PN结底面电容模型的总体模型；b）对总体模型中的初级MOS器件模型和源体PN结底面电容模型和漏体PN结底面电容模型分别进行参数提取。
【技术特征摘要】
【专利技术属性】
技术研发人员：卜建辉，毕津顺，罗家俊，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。