减小预加重电压跳动的装置和方法制造方法及图纸

本发明专利技术的一个实施例涉及以具有最小电压跳动的预加重驱动发射信号的方法。该方法接收数字数据信号并生成预加重信号。预加重信号可以是相移和缩放的数字数据信号。输出信号通过将预加重信号加到驱动器开关电路内的数字数据信号而被产生，同时低通滤波被应用到驱动器开关电路的电流源。本发明专利技术还公开了其他实施例、方面和特征。

【技术实现步骤摘要】

本专利技术一般涉及电路。更具体地，本专利技术涉及减小数据传输中的电压跳动。
技术介绍
串行链路可用于系统中装置间的相互连接。通常，这类系统中的发射器要发射具有两个不同电平的数字(二进制)信号，并且从这两个电平中的一个到另一个具有界限分明的(即，很陡峭的)过渡。但是，传输自发射器到接收器的信号的介质通常对发射的信号造成损耗。这些损耗通常包括减小的信号幅度和减小的过渡陡度。为了保持精确、高速的数据传输，由电路补偿这些损耗是必要的。一种补偿技术是在发射器处使用所谓的预加重。另一种补偿技术是在接收器处执行均衡。 为高速串行接口和其他应用改善收发器电路是人们非常希望的。
技术实现思路
本专利技术的一个实施例涉及以具有最小电压跳动的预加重驱动发射信号的方法。数字数据信号被接收，并且生成预加重信号。预加重信号可以是数字数据信号的相移及缩放版。输出信号是通过将预加重信号加到驱动器开关电路内的数字数据信号生成的，同时低通滤波器被施加到驱动器开关电路的电流源。另一个实施例涉及包括多个电流源、多个滤波器和驱动器开关电路的发射器电路。第一滤波器耦合在第一电流源和第一节点之间，第二滤波器耦合在第一滤波器电流源和第二节点之间。第三滤波器耦合在第二电流源和第三节点之间，且第四滤波器耦合在第二电流源和第四节点之间。驱动器开关电路耦合到第一、第二、第三和第四节点。驱动器开关电路可包括连接到第一和第三节点的主驱动器电路以及连接到第二和第四节点的预加重驱动器电路。另一个实施例涉及集成电路。集成电路包括发射器，其被配置成接收数字数据信号并生成预加重信号，该预加重信号是经相移且缩放的数字数据信号。发射器的驱动器开关电路被配置成将预加重信号加到数字数据信号以产生输出信号。此外，多个低通滤波器有利地连接在电流源和驱动器开关之间。本专利技术还公开了其他实施例、方面和特征。附图说明图I显示传统发射器和接收器的瞬态眼图。图2示出根据本专利技术的实施例具有减小的电压跳动的发射器和接收器的瞬态眼图。图3是具有预加重电路的发射器的电路图。图4是具有预加重电路的发射器的系统图。图5A和5B是图示由于预加重转换导致的发射器中出现的申请人已确定的数据依赖变化源的电路图。图6是显示根据本专利技术的一个实施例抑制电流源调制的滤波的方框图。图7是图示根据本专利技术的一个实施例通过适当滤波减少跳动噪声的电压对时间的曲线。图8A是不布置滤波的发射器的瞬态眼图。图8B是根据本专利技术的一个实施例在适当位置(in place)滤波的发射器的瞬态眼图。图9是被配置为实施本专利技术的一个实施例的现场可编程门阵列(FPGA)的简化局部框图。图10显示被配置为利用本专利技术的一个实施例的示例性数字系统的框图。 具体实施例方式串行链路的数据率和带宽需求持续提高，驱动器解决方案中收发器设计的需求和复杂性也持续提升以最大化集成电路(IC)之间的信号完整性。如上所述，预加重是一种最小化信道介质引起的高频损耗影响的技术。预加重通常提升发射数据信号中的高频，因为信号通过介质传输时高频率信号成分通常经历更大的衰减。然而，如下文的进一步说明，申请人已经确定预加重引起的频率响应变化会导致数据依赖的跳动和其他符号间干扰(ISI)影响。本公开描述高速收发器中用于有效抑制预加重电压噪声的技术。该技术还有助于通过抑制电流源节点上的电压尖峰(Vtp和Vtn)来防止驱动器开关达到(hit)过应力条件。电压噪声的抑制是通过滤波电流源节点上的调制来实现的。低通(RC)滤波器可插入节点和电流源之间以衰减高频调制。本文公开的实施例提供诸多益处和优点。首先，当为高数据速率使能预加重时，发射器驱动器输出上的电压变化量被减小。其次，高速发射器缓冲器的性能被提高。第三，高数据率时发射器缓冲器的信号完整性通过减小数据依赖的跳动所导致的符号间干扰而得到改善。第四，通过最小化电压尖峰，驱动器开关不太可能进入过应力条件。第五，数据依赖的电压调制被抑制。图I示出传统发射器和接收器的瞬态眼图。发射器的瞬态眼图在顶部示出，接收器的瞬态眼图在底部示出。发射器的眼图显示叠加的过渡中相对大的电压跳动/抖动(jitter)。申请人已经确定电压跳动大部分是由数据依赖的预加重变化引起的。对应的接收器眼图显示了相对小的眼开口 102。小的眼开口是发射器处大的电压跳动的结果。图2示出根据本专利技术的实施例具有减小的电压跳动的发射器和接收器的瞬态眼图。如同图1，发射器的瞬态眼图在顶部示出，而接收器的瞬态眼图在底部示出。图2中发射器的眼图显示了与图I中的对应眼图相比叠加的过渡中显著低的电压跳动。如下文的进一步描述，根据本专利技术的实施例，电压跳动的减小是由于数据依赖的预加重变化的阻尼导致的。接收器的对应眼图显示出相对大的眼开口 202。较大眼开口是发射器处较小电压跳动的结果。图3是具有预加重电路的发射器的电路图。发射器包括具有驱动器开关的电路块302，其中驱动器开关采用H树缓冲器架构。主驱动器电路包括四个晶体管(MP1A、MP1B、MN1A和MN1B)和主上拉(pull-up)电流驱动器和下拉(pull-down)电流驱动器(分别为Ip_main和In_main)。主上拉电流驱动器(Ip_main)可以串联在电源电压源(VDD)和节点Vtp之间。主下拉电流驱动器(In_main)可以串联在地和节点Vtn之间。PMOS晶体管MPIA和NMOS晶体管丽IA串联在节点Vtp和Vtn之间。具体地，节点Vtp连接到MPlA的源极，MPlA的漏极连接到节点TXN处MNlA的源极，且MNlA的漏极连接到节点Vtn。 PMOS晶体管MPIB和NMOS晶体管丽IB也串联在节点Vtp和Vtn之间。具体地，节点Vtp连接到MPlB的源极，MPlB的漏极连接到节点TXP处丽IB的源极，且丽IB的漏极连接到节点Vtn。节点Vop和Von分别连接到不同的输出TXP和TXN，从而最终输出信号是差分信号 (Vop-Von)0电阻器RA和RB串联在节点Vop和Von之间。RA和RB的电阻相等(RA=RB=R)。共模电压节点Vcm位于电阻器RA和RB之间，并且可以由连接在VCM和地之间的共模驱动器驱动。预加重驱动器电路包括四个晶体管(MP2A、MP2B、丽2A和丽2B)，以及预加重上拉和下拉电流驱动器(分别为Ip_pre和In_pre)。预加重上拉电流驱动器(Ip_pre)可串联在电源电压源(VDD)和节点Vtp_pre之间。预加重下拉电流驱动器(In_pre)可串联在地和节点Vtn_pre之间。PMOS晶体管MP2A和NMOS晶体管MN2A串联在节点Vtp_pre和Vtn_pre之间。具体地，节点Vtp_pre连接到MP2A的源极，MP2A的漏极连接到节点TXN处丽2A的源极，且丽2A的漏极连接到节点Vtn_pre。PMOS晶体管MP2B和NMOS晶体管MN2B也串联在节点Vtp_pre和Vtn_pre之间。具体地，节点Vtp_pre连接到MP2B的源极，MP2B的漏极连接到节点TXP处丽2B的源极，且丽2B的漏极连接到节点Vtn_pre。图4是具有预加重电路的发射器的系统图。可以鉴于图3的电路图考虑图4的系统图。如图所示，主信号402被输入并且基于主信号402生成预加重信号404。在此实施方式中，Z—1变换提供延迟，从而预加重信号本文档来自技高网...

【技术保护点】
一种发射器电路，其包括：第一电流源；第一滤波器，其耦合在所述第一电流源和第一节点之间；第二滤波器，其耦合在所述第一电流源和第二节点之间；第二电流源；第三滤波器，其耦合在所述第二电流源和第三节点之间；第四滤波器，其耦合在所述第二电流源和第四节点之间；以及驱动器开关电路，其耦合到所述第一、第二、第三和第四节点。

【技术特征摘要】
2011.05.06 US 13/102,9181.一种发射器电路，其包括 第一电流源； 第一滤波器，其耦合在所述第一电流源和第一节点之间； 第二滤波器，其耦合在所述第一电流源和第二节点之间； 第二电流源； 第三滤波器，其耦合在所述第二电流源和第三节点之间； 第四滤波器，其耦合在所述第二电流源和第四节点之间；以及驱动器开关电路，其耦合到所述第一、第二、第三和第四节点。2.根据权利要求I所述的发射器电路，其中所述第一、第二、第三和第四滤波器的每个包括低通滤波器。3.根据权利要求I所述的发射器电路，其中所述第一电流源包括上拉电流源，并且其中所述第二电流源包括下拉电流源。4.根据权利要求3所述的发射器电路，其中所述上拉电流源包括PMOS电流源，并且其中所述下拉电流源包括NMOS电流源。5.根据权利要求3所述的发射器电路，其中所述驱动器开关电路包括连接到所述第一和第三节点的主驱动器电路以及连接到所述第二和第四节点的预加重驱动器电路。6.根据权利要求5所述的发射器电路，其中所述主驱动器电路被配置为接收数字数据信号，并且其中所述预加重驱动器电路被配置为接收预加重信号，所述预加重信号是所述数字输入信号经相移和缩放后的信号。7.根据权利要求6所述的发射器电路，其中所述驱动器开关电路被配置为将所述预加重信号加到所述数字数据信号并输出最终信号。8.根据权利要求5所述的发射器电路，其中所述主驱动器电路包括 串联在所述第一和第三节点之间的第一和第二晶体管； 所述第一和第二晶体管之间的第一输出节点； 串联在所述第一和第三节点之间的第三和第四晶体管； 所述第三和第四晶体管之间的第二输出节点；以及连接在所述第一和第二输出节点之间的电阻。9.根据权利要求8所述的发射器电路，其中所述预加重驱动器电路包括 串联在所述第二和第四节点之间的第五和第六晶体管，其中所述第一输出节点连接在所述第五和第六晶体管之间；以及 串联在所述第二和第四节点之间的第七和第八晶体管，其中所述第二输出节点连接在所述第七和第八晶体管之间。10.根据权利要求9所述的发射器电路，其中所述电阻包括 串联在所述第一和第二输出节点之间的第一和第二电阻器；以及所述第一和第二电阻器之间的共模电压节点。11.根据权利要求10所述的发射器电路，进一步包括连接在所述共模电压节点和地之间的共模电压源。12.根据权利要求9所述的发射器电路，其中所述第一、第三、第五和第七晶体管是PMOS晶体管，且其...

【专利技术属性】
技术研发人员：A·陈，W·王，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：