结型场效应晶体管及其制造方法技术

本发明专利技术涉及一种具有漏极(140)、栅极(160)和源极(130)的场效应晶体管，其中该漏极(140)和该源极(130)由第一类型半导体区形成。一方面，该场效应晶体管还包括另一掺杂区，例如位于栅极(160)和漏极(140)之间的另一N+区(410)。该另一掺杂区可视为场效应晶体管的中间漏极。在一些实现方式中，该另一掺杂区可以是重掺杂的。通过该另一掺杂区，可减小漏极(140)附近的场梯度。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种改进的结型场效应晶体管，且特别涉及一种减小栅极电流的方法。
技术介绍
可以采用与用于制造双极晶体管的工艺类似且兼容的制造工艺来制造结型场效 应晶体管，JFET。例如可由双极晶体管的集电极形成JFET的背栅(也称作底栅)。漏极和源极在与用于形成双极晶体管的基极区域相同的制造步骤中形成。JFET可以形成为P沟道或N沟道器件。理想地，FET应该没有栅极电流。但是当器件内的电流密度相对较大且器件的漏极-源极电压相对较大时，实际器件(尤其是N沟道JFET)进入栅极电流明显上升的状态。文中所谓的“大”是根据不同的器件而变化的，且可能仅为几伏特或几十伏特。
技术实现思路
根据本专利技术的第一方面，提供了一种电子器件，所述电子器件包含具有漏极、栅极和源极的场效应晶体管，其中漏极和源极由第一类型的半导体区域形成，且其中在栅极和漏极之间还设置有另一掺杂区。由此可以通过提供另一掺杂区来减小漏极附近的场强度。该另一掺杂区可被看作形成中间漏极。优选地，该第一类型的半导体区域为N掺杂半导体，并且第二类型的任何区域为P掺杂半导体。但是这些掺杂或导电类型可以相互调换。在优选实施例中，该中间漏极不与任何器件端子相连接，也不以电压方式连接到器件的任何其它区域，由此允许其浮置至或另外地获得介于漏极和源极电压之间的电势。因此可通过改变中间区域相对于漏极的间距(其在漏极和栅极之间的位置)，和/或其宽度来控制中间漏极所获得的漏极电压的比例。根据本专利技术的第二方面，提供了一种形成场效应晶体管的方法，包括掺杂半导体区以形成源极、漏极和沟道的步骤，并且其中在漏极和沟道之间形成另一掺杂区。根据本专利技术的第三方面，提供了一种具有源极区、第一和第二漏极区的场效应晶体管，其中第二漏极区位于第一漏极区和源极区之间。附图说明将参照附图，仅以非限制性示例的方式对本专利技术进行描述，在附图中图I为示例性结型场效应晶体管的漏极电流相对于漏极-源极电压的曲线图；图2为示例性晶体管的作为固定漏极电压的函数的栅极电流与漏极电流的比率的对数曲线图；图3为现有技术的结型场效应晶体管的截面不意图；图4示意性地示出了在36伏的漏极电压下图3所示的器件中的耗尽层的扩展；图5示意性地示出了在36伏的漏极电压下图3所示的器件中的相等的电势；图6为图3所示晶体管的平面示意图；图7为根据本专利技术的实施例、用于在对晶体管的源极、漏极和中间漏极区域进行掺杂的过程中限定掺杂的空间扩展的掩模的平面图； 图8示出了根据本专利技术的实施例的晶体管结构的示意截面；图9为图8的晶体管在示例性高电压下使用时的等势图；图10示意性地示出了图8的晶体管在示例性高电压下使用时的电流密度和耗尽区边界；图Ila和Ilb示出了现有技术的晶体管和根据本专利技术的实施例的晶体管的漏极电流相对于漏极电压的关系和作为漏极电压的函数的栅极电流相对于漏极电流的比率；以及图12不出了根据一实施例使用的修改掩模。具体实施例方式通常考虑例如图I所示的器件特性，其中对于各种栅极电压Ve，作为漏极-源极电压Vds的函数绘出JFET的漏极电流Id。正如图中所示，对于小的Vds，漏极电流Id在称为“三极管”区域(总体上标记为10)的区域中迅速上升，在三极管区域中器件功能类似于压控电阻器。但是，随着Vds的增加，晶体管进入“夹断”区域(总体上标记为20)，在夹断区域中在理想的情况下Id-Vlis特性应该是水平的，从而单独地通过栅极电压来控制电流(此工作区域也称为“线性”区域或模式)，但是实际上由于晶体管不可能作为理想的恒定电流源工作，因此Id-Vlis特性具有一定的倾斜度。随着漏极-源极电压更进一步地增加，随后击穿过程导致漏极电流再次响应于增加的Vds而更迅速地上升。但是，通常不考虑栅极电流Ig。图2绘出了与图I所表征的器件的相同的器件在对数坐标下的栅极电流与漏极电流的比率相对于漏极源极电压Vds的曲线图，电压扫描范围为12至36V。可以看出，当栅极电压Ve = 0(且源极保持在0V)时，栅极电流小于在14V的漏极-源极电压下的漏极电流的万分之一，但是随着Vds增加，因而比率Ig/Id上升，直到在Vds = 36V时栅极电流Id上升到Lg的10%。这是所不希望的。对于器件和/或电路设计者，可能很难确保晶体管不经受大的Vds电压。这种情况之所以可能发生是因为JFET处于放大器的输入级，并且放大器的设计者无法控制或甚至不知道放大器之前的电路或组件。因此即使当经受大的Vds时也希望能减小JFET汲取的栅极电流。栅极电流的增加是由于发生在器件内的撞击电离。为了进一步考虑撞击电离的机理，考虑典型的η沟道JFET器件的结构。这样的器件在图3中示出。在本说明中，考虑单个晶体管，但是应当理解该晶体管可能只是集成电路的众多晶体管中的一个。在这里使用的如上、下、之上等术语指示器件如在附图中所示地取向且应该相应地解释。还应该认识到因为通过用不同杂质或不同杂质浓度对半导体材料的不同部分进行掺杂来限定晶体管中的多个区域，因此不同区域之间的分离的物理边界可能不是真正存在于完整的器件中，而是可能从一个区域过渡到另一个区域。在附图中所示的一些边界就是这种类型的，且将其示出为不连贯的结构只是为了帮助读者理解。图3所示的器件是绝缘体上硅(SOI)隔离阱器件。由于这种器件处于半导体材料中其自身的“岛”中(总体上标记为106)，其形成在绝缘阱中且与集成电路的所有其它器件绝缘。在本实施例中，处理晶片100作为承载衬底且其上形成有二氧化硅绝缘层102。还形成侧壁104 (典型地由二氧化硅构成)(其也存在于图示平面之上和之下)，从而在由层102和侧壁104形成的阱中隔离出硅岛106，并且绝缘壁在图示平面之上和之下延伸并与其平行。形成层102和壁104的工艺是标准的制造工艺，此处不需要进行说明。在其它布置中，半导体材料的阱可以是隔离的结。 当形成η沟道FET时，硅岛106通常包括P+型半导体(即，非常重掺杂的P型半导体材料，其中受主掺杂剂典型地为硼)的底层110，由于这是由供应双极晶体管的半导体制造厂提供的标准，因为P+层通常有益于PNP双极晶体管的工作。可省略层110。另一 P掺杂层120形成在层110之上。其沉积为外延层，且通常非常轻掺杂(Ρ_)。层120具有形成在其表面的接触部122，使得其可作为JFET的背栅。可以设置界面区123作为极重掺杂区，在图中标记为P++。源极区和漏极区130和140分别通过以N+型材料掺杂半导体材料来形成。施主掺杂剂通常为磷(但是可使用其它N型掺杂剂)，且掺杂水平是非常高的，典型地约在IO17原子/cm3。设置更重掺杂的区域132和142以分别形成与金属导体134和144的接触区。这些区域通常为砷掺杂。设置沟道区150，其也是N掺杂的，但是浓度较低，如为源极和漏极的浓度的三分之一(3X IO16原子/cm3)左右。由P型材料(典型地硼掺杂)的薄层形成的栅极160形成在沟道150之上，并且与栅极电极162连接，如图所示。栅极电极162和栅极160之间的界面可以借助于重掺杂P++区，以避免形成肖特基接触。另选地，正如可正当地省略栅极电极162那样，栅极区160可延伸出图示平面，从而与背栅层120连接。因此背栅120和栅极160是相同的半导体材料区。这种结构变化本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.11.02 US 12/611,0551.一种电子器件，其包含具漏极、栅极和源极的场效应晶体管，其中所述漏极和所述源极由第一类型的半导体区域形成，并且其中在所述栅极和所述漏极之间设置另ー掺杂区域。2.如权利要求I所述的电子器件，其中允许所述另ー掺杂区域在使用中达到介于源极电压和漏极电压之间的电压。3.如权利要求I所述的电子器件，其中所述另ー掺杂区域形成中间漏极区。4.如权利要求3所述的电子器件，其中所述另ー掺杂区域是所述第一类型的区域。5.如权利要求I所述的电子器件，其中所述栅极由与所述第一类型相反的第二类型的区域形成。6.如权利要求I所述的电子器件，其中所述晶体管是结型场效应晶体管。7.如权利要求I所述的电子器件，其中所述漏极和所述另ー掺杂区域中的至少ー个在其面向所述场效应晶体管的沟道的ー侧具有减小的掺杂浓度的经改变的掺杂分布。8.如权利要求I所述的电子器件，其中所述第一类型的区域是N型半导体。9.如权利要求I所述的电子器件，其中在半导体材料的结隔离阱和半导体材料的绝缘阱其中之一中形成所述场效应晶体管。10.如权利要求...

【专利技术属性】
技术研发人员：D·F·鲍尔斯，A·D·贝因，P·M·达利，A·M·德格纳恩，M·T·邓巴，P·M·迈克古尼斯，B·P·斯坦森，W·A·拉尼，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：