自适应时钟产生器、系统和方法技术方案

本发明专利技术揭示可用以产生用于功能电路的时钟信号以避免或减小性能裕度的自适应时钟产生器、系统和相关方法。在某些实施例中，时钟产生器根据在延迟电路中所提供的与在所述功能电路中的选定延迟路径相关的延迟路径而自主地且自适应地产生时钟信号。所述时钟产生器包括延迟电路，所述延迟电路适于接收输入信号并将所述输入信号延迟与功能电路的延迟路径相关的量以产生输出信号。反馈电路耦合到所述延迟电路并响应于所述输出信号，其中所述反馈电路适于在振荡回路配置中将所述输入信号产生回到所述延迟电路。所述输入信号可用以将时钟信号提供到所述功能电路。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的技术大体上涉及时钟产生器和相关电路、系统和方法，其将时钟信号提供到包括(但不限干)同步数字电路的电路。
技术介绍
例如中央处理单元(CPU)或数字信号处理器(DSP)(作为实例)的同步数字电路需要时钟信号来协调电路中的逻辑的时序。所述时钟信号的频率控制逻辑的切換速度或速率，且因而控制电路性能。尽管通常需要通过将时钟信号频率最大化来使性能最大化，但同步数字电路具有最大性能速率，超过所述最大性能速率，同步数字电路将无法正常操作。因而，根据包括于电路中的组件的性能来控制时钟信号的频率以在最大频率准则内操作。可 使用晶体振荡器来产生相应地供应到同步数字电路的固定频率时钟信号。或者，可使用锁频回路(FLL)控制器或锁相回路(PLL)控制器来将固定频率时钟信号提供到同步数字电路。理想地，将时钟信号的频率设定为电路的最大性能速率。然而，在操作中，同歩数字电路和其组件的最大性能速率可视引发性能损失的各种条件而变化且从理想速率降低。举例来说，在用以制造同步数字电路和其组件的纳米集成电路(IC)エ艺中的可变性可导致延迟变化。例如晶体管的操作温度和老化效应等环境条件还可影响传播延迟。由电压供应器供应的电压电平可由于电流汲取的变化而瞬间降低，因而瞬间降低性能。就此而言，时钟产生器经配置以根据延迟变化的最坏状况情形来控制时钟信号的最大频率，以确保在所有操作条件下的正常电路操作。用以考虑在操作期间的最坏状况延迟变化的在时钟信号的理想最大频率与最坏状况频率之间的差称为时钟速率裕度或频率裕度。尽管降低时钟信号的最大频率可确保电路在延迟变化条件下正常操作，但即使最坏状况延迟条件并未出现或未在某个特定时间出现于电路中，频率裕度也产生性能裕度。因而，在给定时间，供应到电路的时钟信号的频率低于电路的最大性能能力，从而降低电路的总体性能。
技术实现思路
在详细描述中所掲示的实施例包括，可使用所述来产生时钟信号或用以产生提供到电路的时钟信号的信号。所述自适应时钟信号自主地将时钟信号或用以提供时钟信号的信号提供到包括(但不限干)同步数字电路的ー个或ー个以上功能电路。所述时钟信号的频率经自适应调整以对应于所述功能电路中的ー个或ー个以上选定延迟路径。以此方式，如果所述功能电路中的延迟路径中的延迟量例如由于ー个或ー个以上变化条件而调整，则由所述时钟产生器产生的时钟信号响应于延迟的改变而自适应地调整。因而，所提供的所述时钟信号的频率或用以将时钟信号提供到功能电路的所述时钟信号的频率根据所述功能电路的性能(即，延迟)而自适应地调整以避免或减小频率裕度，且因而避免或减小性能裕度，同时仍允许功能电路的正常操作。在一个实施例中，一种时钟产生器包含至少ー个延迟电路，所述至少ー个延迟电路适于接收输入信号并将所述输入信号延迟与功能电路的至少ー个延迟路径相关的量以产生输出信号。所述时钟产生器进ー步包含反馈电路，所述反馈电路耦合到所述至少ー个延迟电路且响应于所述输出信号，其中所述反馈电路适于产生所述输入信号。在另ー实施例中，一种时钟产生器包含用于接收输入信号,将所述输入信号延迟与功能电路的至少ー个延迟路径相关的量，且用于产生输出信号的装置。所述时钟产生器进ー步包含耦合到所述用于接收输入信号且响应于所述输出信号以用于产生所述输入信号的装置。在另ー实施例中，一种电路包含时钟产生器。所述时钟产生器包含至少ー个延迟电路，所述至少ー个延迟电路适于接收输入信号并将所述输入信号延迟与功能电路的至少ー个延迟路径相关的量以产生输出信号。所述时钟产生器进ー步包含反馈电路，所述反馈电路耦合到所述至少一个延迟电路并响应于所述输出信号。所述反馈电路适于产生所述输入信号。所述功能电路适于接收基于所述输入信号的时钟信号以控制ー个或ー个以上同步功能的时序。 在另ー实施例中，ー种提供时钟产生器的方法包含检视功能电路中的多个延迟路径。所述方法进ー步包含确定所述多个延迟路径中的延迟量；在时钟产生器中提供多个延迟电路，每一延迟电路经配置以对应于所述多个延迟路径中的一者中的延迟量；以及配置所述多个延迟电路。配置所述多个延迟电路包含将输入信号延迟与所述多个延迟路径中的最长延迟相关的量；产生作为将所述输入信号延迟的结果的输出信号；以及使用反馈电路产生所述输入信号，所述反馈电路耦合到所述多个延迟电路且响应于所述输出信号。附图说明图I为示范性自适应时钟产生器的方框图；图2为另ー示范性自适应时钟产生器的方框图；图3为针对在自适应时钟产生器中所提供的延迟电路的延迟路径检视和延迟量选择和所述自适应时钟产生器根据所述延迟电路自适应地产生时钟信号的示范性流程图；图4为可用作自适应时钟产生器中的延迟电路的示范性门支配延迟电路的方框图；图5为可用于自适应时钟产生器中的示范性可编程门支配延迟电路的方框图；图6为可用作自适应时钟产生器中的延迟电路的另一示范性可编程门支配延迟电路的方框图；图7为可用作自适应时钟产生器中的延迟电路的示范性导线支配延迟电路的方框图；图8为可用作自适应时钟产生器中的延迟电路的示范性扩散电容支配延迟电路的方框图；以及图9为示范性中央处理单元(CPU)功能电路和相关系统的方框图，其中通过自适应时钟产生器来提供系统总线时钟信号。具体实施例方式现參看各图，描述本专利技术的若干示范性实施例。词语“示范性”在本文中用以指“充当ー实例、例子或说明”。不必将本文中描述为“示范性”的任何实施例解释为比其它实施例优选或有利。在详细描述中所掲示的实施例包括，可使用所述来产生时钟信号或用以产生提供到电路的时钟信号的信号。所述自适应时钟信号产生器将时钟信号或用以提供时钟信号的信号提供到包括(但不限干)同步数字电路的ー个或ー个以上功能电路。所述时钟信号的频率经自适应地调整以对应于所述功能电路中的ー个或ー个以上选定延迟路径。以此方式，如果所述功能电路中的延迟路径中的延迟量例如由于ー个或ー个以上变化条件而调整，则由所述时钟产生器产生的时钟信号响应于延迟的改变而自适应地调整。因而，所提供的时钟信号的频率或用以将时钟信号提供到功能电路的时钟信号的频率根据所述功能电路的性能(即，延迟)而自适应地调整，以避免或减小频率裕度，且因而避免或减小性能裕度，同时仍允许功能电路的 适当操作。就此而言，图I说明可用以将时钟信号12提供到功能电路14的示范性自适应时钟产生器10。作为ー实例，功能电路14可为同步数字电路。时钟信号12控制并同步化在功能电路14中执行的活动以考虑传播延迟。为自适应地控制时钟信号12的频率(其又自适应地调整功能电路14的性能)，在自适应时钟产生器10中提供ー个或ー个以上延迟电路16。时钟信号12的频率经自适应地控制以避免或减小功能电路14的性能裕度，同时不超出性能能力。ー个或ー个以上延迟电路16各自具有一延迟路径，所述延迟路径经配置以对应于在功能电路14中的ー个或ー个以上选定延迟路径。所述选定延迟路径可对应于功能电路14中的ー个或ー个以上关键路径。所述选定延迟路径具有相关联的延迟，所述相关联的延迟可基于延迟变化条件而增加或减小，因而分别降低或増加功能电路14的最大性能能力。延迟电路16A到16C中的延迟路径经配置以响应于影响功能电路14中的选定延迟路径中的延迟的相同或类似延迟变化条件。因而，延迟电路16A到16C中的延迟以本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.12.14 US 12/637,3211.ー种时钟产生器，其包含 至少ー个延迟电路，其适于接收输入信号并将所述输入信号延迟与功能电路的至少ー个延迟路径相关的量以产生输出信号；以及 反馈电路，其耦合到所述至少一个延迟电路并响应于所述输出信号，其中所述反馈电路适于产生所述输入信号。2.根据权利要求I所述的时钟产生器，其中所述输出信号耦合到所述功能电路的时钟信号输入。3.根据权利要求I所述的时钟产生器，其中所述至少ー个延迟路径包含由门支配延迟路径、导线支配延迟路径和扩散电容支配延迟路径组成的群组所构成的延迟路径。4.根据权利要求I所述的时钟产生器，其中所述至少一个延迟电路经配置以接收至少一个编程信号以编程所述至少一个延迟路径中的所述延迟量。5.根据权利要求4所述的时钟产生器，其中所述至少ー个延迟电路包含多个延迟电路，其中所述编程信号经配置以包括或绕过所述多个延迟电路中的ー个或ー个以上电路以编程所述至少一个延迟路径中的所述延迟量。6.根据权利要求4所述的时钟产生器，其中所述至少ー个延迟电路包含多个延迟路径，其中所述编程信号经配置以选择所述多个延迟路径中的一者作为所述至少ー个延迟电路的所述延迟路径。7.根据权利要求I所述的时钟产生器，其中所述至少ー个延迟电路包含多个延迟电路，每一延迟电路适于接收所述输入信号并将所述输入信号延迟与所述功能电路的多个延迟路径相关的量。8.根据权利要求7所述的时钟产生器，其中所述输出信号是根据所述多个延迟路径中的最长延迟而产生。9.根据权利要求I所述的时钟产生器，其中所述反馈电路包含 至少ー个最迟上升沿响应门和至少ー个最迟下降沿响应门，两者均响应于所述输出信号；以及 选择器电路，其适于基于对来自所述至少ー个最迟上升沿响应门的输出信号和来自所述至少一个最迟下降沿响应门的输出信号的交替选择而产生所述输入信号。10.根据权利要求I所述的时钟产生器，其进ー步包含选择器电路，所述选择器电路耦合到所述至少一个延迟电路和所述反馈电路，且适于将所述多个延迟路径中的一者耦合到所述反馈电路。11.根据权利要求I所述的时钟产生器，其集成于至少一个半导体裸片中。12.根据权利要求I所述的时钟产生器，其进ー步包含选自由以下各者组成的群组的装置机顶盒、娱乐単元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、桌上型计算机、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频光盘DVD播放器，和便携式数字视频播放器，所述时钟产生器集成到所述装置中。13.ー种时钟产生器，其包含 用于接收输入信号并将所述输入信号延迟与功能电路的至少ー个延迟路径相关的量并用于产生输出信号的...

【专利技术属性】
技术研发人员：马尼什·加尔吉，柴家明，杰弗里·托德·布里奇斯，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：