SOI BJT应变SiGe回型沟道BiCMOS集成器件及制备方法技术

本发明专利技术公开了一种SOI?BJT应变SiGe回型沟道BiCMOS集成器件及电路制备方法，在SOI衬底片上制备埋层，生长N型Si外延，制备深槽隔离，在双极器件区域制造常规的Si双极晶体管；在600～780℃，在衬底NMOS器件和PMOS器件有源区上分别连续生长N型Si外延层、N型应变SiGe层等，在NMOS器件有源区分别制备漏极、栅极和源区，完成NMOS器件制备；在PMOS器件有源区淀积SiO2和Poly-Si，制备虚栅极，淀积介质层形成栅侧墙，注入形成PMOS器件源、漏；刻蚀虚栅，淀积SiON和W-TiN分别做为栅介质和复合金属栅，完成PMOS器件制备，形成BiCMOS电路。本发明专利技术充分利用了应变SiGe材料在垂直方向电子迁移率和水平方向空穴迁移率高于弛豫Si的特点，在低温工艺下，制造出性能增强的SOI?BJT、应变SiGe回型沟道BiCMOS集成器件及电路。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及一种SOI BJT、应变SiGe回型沟道BiCMOS集成器件及制备方法。
技术介绍
半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速；在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响；目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集 成电路产业中占据了支配地位；然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了 Si集成电路及其制造工艺的进一步发展；尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件；而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间；所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SOI BJT应变SiGe回型沟道BiCMOS集成器件，其特征在于，NMOS器件为应变SiGe垂直沟道，PMOS器件为应变SiGe平面沟道，双极器件采用SOI普通Si双极晶体管。2.根据权利要求I所述的SOIBJT应变SiGe回型沟道BiCMOS集成器件，其特征在于，所述NMOS器件沟道区为应变SiGe材料，所述NMOS器件在沟道方向上为张应变，所述NMOS器件导电沟道为回型，且沟道方向与衬底表面垂直。3.根据权利要求I所述的SOIBJT应变SiGe回型沟道BiCMOS集成器件，其特征在于，所述PMOS器件沟道区为应变SiGe材料，所述PMOS器件在沟道方向为压应变。4.根据权利要求I所述的SOIBJT应变SiGe回型沟道BiCMOS集成器件，其特征在于，在同一个SOI衬底上双极器件采用体Si材料制备。5.—种SOI BJT应变SiGe回型沟道BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤 第一步、选取氧化层厚度为150 400nm，上层Si厚度为100 150nm，N型掺杂浓度为 I X IO16 I X IO17CnT3 的 SOI 衬底片； 第二步、在SOI衬底上，外延生长一层掺杂浓度为I X IO16 I X IO17CnT3的Si层，厚度为0.4 0.6 iim，作为集电区； 第三步、在衬底表面热氧化一层厚度为200 300nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3 5iim的深槽；利用化学汽相淀积(CVD)的方法，在600 8000C，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 第四步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质,形成掺杂浓度为I X IO19 I X 102°cnT3的重掺杂集电极； 第五步、在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为I X IO18 5 X IO18CnT3的基区；第六步、在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为5 X IO19 5 X 102°cnT3的重掺杂发射区，在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；第七步、光刻NMOS器件有源区，利用干法刻蚀在NMOS器件有源区刻蚀出深度为400 600nm的浅槽，再利用化学汽相淀积(CVD)的方法，在600 750°C，在浅槽中连续生长五层材料第一层是厚度为200 300nm的N型Si外延层，掺杂浓度为5 X IO19 lXlO'nT3，作为NMOS器件漏区；第二层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I SXlO1W3, Ge组分为10%，作为NMOS器件的第一 N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22 45nm的P型应变SiGe层，掺杂浓度为5 X IO16 5 X 1017cnT3，Ge组分为梯度分布，下层为10%，上层为20 30%的梯度分布，作为NMOS器件沟道区；第四层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5 X IO18Cm-3, Ge组分为为20 30%，作为NMOS器件的第二 N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为200 300nm的N型Si层，掺杂浓度为5 X IO19 I X IO20Cm^3,作为NMOS器件源区； 第八步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2,光刻PMOS器件有源区，利用干法刻蚀工艺，在PMOS器件有源区刻蚀出深度为400 600nm的深槽；利用化学汽相淀积(CVD)的方法，在600 750°C，在深槽中选择性外延生长一层N型弛豫Si层，掺杂浓度为5 X IO16 5 X IO1W,厚度为400 600nm，再生长一 N型应变SiGe层，掺杂浓度为5X IO16 5X 1017cnT3，Ge组分为10 30%，厚度为10 20nm，最后生长一本征弛豫Si帽层，厚度为3 5nm，将沟槽填满，形成PMOS器件有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 第九步、光刻NMOS器件源漏浅槽隔离，利用干法刻蚀工艺，在NMOS器件源漏隔离区刻蚀出深度为0. 3 0. 5 ii m的浅槽；利用化学汽相淀积(CVD)方法，在600 780V，在浅槽内填充SiO2 ;用化学机械抛光(CMP)方法除去多余的氧化层，形成浅槽隔离； 第十步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0. 4 0.6um的漏沟槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2,形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2,保留漏沟槽侧壁的SiO2,利用化学汽相淀积(CVD)方法，在600 780°C，淀积掺杂浓度为I 5 X IO20C m_3的N型Ploy-Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ； 第i^一步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为0.4 0. 6 ii m的栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积一层厚度为5 Snm的HfO2,形成NMOS器件栅介质层，然后利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积掺杂浓度为I 5 X 102°cm_3的N型Poly-Si，将NMOS器件栅沟槽填满，再去除掉NMOS器件栅沟槽以外表面部分Poly-Si和HfO2,形成NMOS器件栅、源区，最终形成NMOS器件；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ； 第十二步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2,光刻PMOS器件有源区，利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层厚度为10 15nm的SiO2和一层厚度为200 300nm的Poly-Si，光刻Poly-Si和SiO2,形成PMOS器件虚栅；对PMOS器件进行P型离子注入，形成掺杂浓度为I 5 X IO18cnT3的P型轻掺杂源漏结构(P-LDD)； 第十三步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面上淀积一层厚度为3 5nm的SiO2,干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2,形成PMOS器件栅电极侧墙；再对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5 X IO19 I X IO20Cm-3 ； 第十四步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)方法，在600 7800C，在衬底表面淀积一层SiON，厚度为I. 5 5nm ;用物理气相沉积(PVD)淀积W-TiN复合栅，用化 学机械抛光(CMP)去掉表面金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PMOS器件； 第十五步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，光刻引线孔，金属化，溅射金属，光刻引线，构成导电沟道为22 45nm的SOI BJT、应变SiGe回型沟道BiCMOS集成器件。6.根据权利要求5所述的方法，其特征在于，所述NMOS器件沟道长度根据第七步淀积的P型应变SiGe层厚度确定，取22 45nm，所述PMOS器件沟道长度由光刻工艺控制。7.根据权利要求5所述的方法，其特征在于，该制备方法中所涉及的化学汽相淀积(CVD)...

【专利技术属性】
技术研发人员：宋建军，胡辉勇，舒斌，张鹤鸣，宣荣喜，李妤晨，吕懿，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：