一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法技术

本发明专利技术公开了一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法，首先在SOI衬底上外延双极器件集电区、制备深槽隔离、基区窗口以及基极多晶，外延SiGe基区和Poly-Si发射区，形成SiGe?HBT器件；光刻NMOS器件有源区，在该区域外延生长五层材料形成NMOS器件有源区，制备NMOS器件；光刻PMOS器件有源区，在该区域外延生长三层材料形成PMOS器件有源区，制备虚栅极，利用自对准工艺注入形成PMOS器件源、漏；刻蚀虚栅，完成PMOS器件制备，形成MOS器件导电沟道为22～45nm的基于自对准工艺的BiCMOS集成器件及电路。本发明专利技术采用自对准工艺，并充分了利用应变SiGe材料载流子迁移率各向异性的特点，制备出了性能增强的双多晶SOI、应变SiGe回型沟道BiCMOS集成电路。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及。
技术介绍
半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了 Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方向。采用应变Si/SiGe技术是通过在传统的体Si器件中引入应力来改善迁移率，提高器件性能。可使硅片生产的产品性能提高30% 60%，而工艺复杂度和成本却只增加1% 3%。对现有的许多集成电路生产线而言，如果采用应变SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。随着器件特征尺寸进入亚50纳米阶段，在对应变Si/SiGe CMOS平面结构的研究过程中也遇到了诸多难题短沟道效应、热载流子效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿，遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，这些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研究新结构的器件就变的尤为重要。
技术实现思路
本专利技术的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe垂直沟道NMOS器件和SOI双多晶/自对准HBT，构成基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。本专利技术的目的在于提供一种基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件，所述BiCMOS器件采用SOI双多晶SiGe HBT器件，应变SiGe垂直沟道NMOS器件和应变SiGe平面沟道PMOS器件。进一步、NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。进一步、PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。进一步、所述SiGe HBT器件的发射极、基极采用多晶硅接触。进一步、NMOS器件导电沟道为回型，且沟道方向与衬底表面垂直。本专利技术的另一目的在于提供一种基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件的制备方法，该制备方法包括如下步骤第一步、选取氧化层厚度为150 400nm，上层Si厚度为10 0 150nm，N型掺杂浓度为I X IO16 I X IO17CnT3的SOI衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17cnT3 ；第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为300 500nm的SiO2层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为3 5um的深槽，再利用化学汽相淀积(CVD)方法，600 800°C，在深槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为200 300nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为IX IO19 IX 102°cm_3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积二层材料第一层为SiO2层，厚度为20 40nm;第二层为P型Poly-Si 层，厚度为 200 400nm，掺杂浓度为 IXlO20 I X IO21CnT3 ；第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为200 400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第七步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一 SiN层，厚度为50 lOOnm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一 SiN层，厚度为10 20nm，干法刻蚀掉发射窗SiN，形成侧墙；第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3,厚度为20 60nm ；第九步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为200 400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si，形成发射极；第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活；第^^一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为2 3 ii m的深槽，将氧化层刻透，利用化学汽相淀积(CVD)的方法，在600 750°C，在浅槽中连续生长五层材料第一层是厚度为I. 8 2. 6 ii m的N型Si外延层，掺杂浓度为5 X IO19 I X 1020cm^3,作为NMOS器件漏区；第二层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5X 1018cm_3，Ge组分为10%，作为NMOS器件的第一 N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22 45nm的P型应变SiGe层，掺杂浓度为5X1016 SXlO1W3, Ge组分为梯度分布，下层为10%，上层为20 30%的梯度分布，作为NMOS器件沟道区；第四层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5X1018cm_3，Ge组分为为20 30%，作为NMOS器件的第二 N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为200 400nm的N型Si层，掺杂浓度为5 X IO19 I X 102°cnT3，作为NMOS器件源区；第十二步、利用化学汽相淀积(CVD)的方法，在600 78本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件，其特征在于，所述BiCMOS器件采用SOI双多晶SiGe HBT器件，应变SiGe垂直沟道NMOS器件和应变SiGe平面沟道PMOS器件。2.根据权利要求I所述的基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件，其特征在于，NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。3.根据权利要求I所述的基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件，其特征在于，PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。4.根据权利要求I所述的基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件，其特征在于，所述SiGe HBT器件的发射极、基极采用多晶硅接触。5.根据权利要求I所述的基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件，其特征在于，NMOS器件导电沟道为回型，且沟道方向与衬底表面垂直。6.一种基于自对准工艺的双多晶SOI应变SiGe回型沟道BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤 第一步、选取氧化层厚度为150 400nm，上层Si厚度为100 150nm，N型掺杂浓度为 I X IO16 I X IO17CnT3 的 SOI 衬底片； 第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为50 IOOnm的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X IO17CnT3 ； 第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为300 500nm的SiO2层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为3 5 y m的深槽，再利用化学汽相淀积(CVD)方法，600 800°C，在深槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为200 300nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为IX IO19 IX 102°cm_3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活； 第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积二层材料第一层为SiO2层，厚度为20 40nm ;第二层为P型Poly-Si层，厚度为200 400nm,掺杂浓度为I X IO20 I X IO21CnT3 ； 第六步、光刻Po I y-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为200 400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ； 第七步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一 SiN层，厚度为50 IOOnm,光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一 SiN层，厚度为10 20nm，干法刻蚀掉发射窗SiN，形成侧墙； 第八步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X IO19CnT3,厚度为20 60nm ； 第九步、利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积Poly-Si，厚度为200 400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极； 第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在.950 1100°C温度下，退火15 120s，进行杂质激活； 第H^一步、光刻NMOS器件有源区，利用干法刻蚀工艺，在NMOS器件有源区刻蚀出深度为2 3 iim的深槽，将氧化层刻透，利用化学汽相淀积(CVD)的方法，在600 750°C，在浅槽中连续生长五层材料第一层是厚度为I. 8 2. 6 ii m的N型Si外延层，掺杂浓度为5 X IO19 I X IO20Cm^3,作为NMOS器件漏区；第二层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5X 1018cm_3，Ge组分为10%，作为NMOS器件的第一 N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22 45nm的P型应变SiGe层，掺杂浓度为5 X IO16 SXlO1W3, Ge组分为梯度分布，下层为10%，上层为20 30%的梯度分布，作为NMOS器件沟道区；第四层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5X1018cm_3，Ge组分为为20 30%，作为NMOS器件的第二 N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为.200 400nm的N型Si层，掺杂浓度为5 X IO19 I X 102°cnT3，作为NMOS器件源区； 第十二步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2，光刻PMOS器件有源区，利用化学汽相淀积(CVD)的方法，在600 750°C，生长一 N型应变SiGe层，掺杂浓度为5X IO16 5X 1017cnT3，Ge组分为10 30%，厚度为10 20nm，最后生长一本征弛豫Si帽层，厚度为3 5nm，形成PMOS器件有源区； 第十三步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS器件漏沟槽，利用干法刻蚀工艺，刻蚀出深度为0. 4 .0. 6iim的漏沟槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2,形成NMOS器件漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2,保留漏沟槽侧壁的SiO2,利用化学汽相淀积(CVD)方法，在600 780°C，淀积掺杂浓度为I 5X102°cm_3的N型Ploy-Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy-Si，形成NMOS器件漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ； 第十四步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻NMOS器件栅窗口，利用干法刻蚀工艺，刻蚀出深度为.0. 4 0. 6 ii m的栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积一层厚度为5 Snm的HfO2,形成NMOS器件栅介质层，然后利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积掺杂浓度为I 5 X 102°cm_3的N型Poly-Si，将NMOS器件栅沟槽填满，再去除掉NMOS器件栅沟槽以外表面部分Poly-Si和HfO2,形成NMOS器件栅、源区，最终形成NMOS器件；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ； 第十五步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2,光刻PMOS器件有源区，利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层厚度为10 15nm的SiO2和一层厚度为200 300nm的Poly-Si，光刻Poly-Si和SiO2,形成PMOS器件虚栅；对PMOS器件进行P型离子注入，形成掺杂浓度为I 5 X IO18cnT3的P型轻掺杂源漏结构(P-LDD)； 第十六步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面上淀积一层厚度为3 5nm的SiO2,干法刻蚀掉衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2,形成PMOS器件栅电极侧墙；再对PMOS器件有源区进行P型离子注入，自对准生成PMOS器件的源区和漏区，使源漏区掺杂浓度达到5 X IO19 I X IO20Cm-3 ； 第十七步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，用化学机械抛光(CMP)方法平整表面，再用干法刻蚀工艺刻蚀表面SiO2至虚栅上表面，露出虚栅；湿法刻蚀虚栅，在栅电极处形成一个凹槽；利用化学汽相淀积(CVD)方法，在600 7800C，在衬底表面淀积一层SiON，厚度为I. 5 5nm ;用物理气相沉积(PVD)淀积W-TiN复合栅，用化学机械抛光(CMP)去掉表面金属，以W-TiN复合栅作为化学机械抛光(CMP)的终止层，从而形成栅极，最终形成PMOS器件； 第十八步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积SiO2层，光刻引线孔，金属化，溅射金属，光刻引线，构成MOS器件导电沟道为22 45nm的基于自对准工艺的双多晶SOI、应变SiGe回型沟道BiCMOS集成器件。7.根据权利要求6所述的方法，其特征在于，NMOS器件沟道长度根据第十一步淀积的P型应变SiGe层厚度确定，取22 45nm ；PM0S器件沟道长度由光刻工艺控制。8.根据权利要...

【专利技术属性】
技术研发人员：宋建军，胡辉勇，吕懿，宣荣喜，张鹤鸣，李妤晨，舒斌，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：