本发明专利技术涉及半导体器件和存储器保护方法。一般地，根据一个实施例，一种半导体器件包括：处理器；和存储器件。所述存储器件具有非易失性半导体存储器件并且被配置为作为处理器的主存储器。当处理器执行多个程序时，所述处理器作为用于各程序的工作集来管理执行所述程序所要求的信息片段，并且为各工作集创建表，所述表保持各工作集要求的信息片段和在所述存储器件中的所述信息片段的地址之间的关系。所述处理器参照用于所述各工作集的对应的表存取所述存储器件。
【技术实现步骤摘要】
本申请描述的实施例一般地涉及。
技术介绍
通常，被称为单级存储结构的技术已公知。此为存储器管理技术，该技术作为ー个 地址空间管理存储器件，没有区分主存储器件和辅助存储器件。在这样的单级存储技术中，当执行多个处理时，保护从ー个处理到另ー个处理所请求的信息的技术很重要。
技术实现思路
本专利技术提供一种能够有效保护信息的。—般地，根据ー个实施例，一种半导体器件包括处理器；和存储器件。存储器件具有非易失性半导体存储器件并且被配置为作为处理器的主存储器。当处理器执行多个程序时，所述处理器作为用于各程序的工作集(workset)来管理执行所述程序所要求的信息片段，并且为各工作集创建表，所述表保持各工作集要求的信息片段和在所述存储器件中的所述信息片段的地址之间的关系。所述处理器參照用于所述各工作集的对应的表存取所述存储器件。本专利技术的实施例可以实现能够有效保护信息的。附图说明图I是根据第一实施例的半导体器件的框图；图2、3和4是根据第一实施例的半导体器件的地址空间的概念图；图5示出了根据第一实施例的半导体器件的操作流程图；图6是根据第一实施例的半导体器件的地址空间的概念图；图7是根据第一实施例的页表的概念图；图8是根据第一实施例的半导体器件的地址空间的概念图；图9是根据第一实施例的页表的概念图；图10和11是根据第一实施例的半导体器件的地址空间的概念图；图12和13是根据第一实施例的页表的概念图；图14是根据第一实施例的半导体器件的地址空间的概念图；图15是根据第二实施例的半导体器件的地址空间的概念图；图16示出了根据第二实施例的半导体器件的操作流程图17是根据第二实施例的页表的概念图；图18示出了根据第二实施例的半导体器件的操作流程图；图19是根据第三实施例的半导体器件的地址空间的概念图；图20示出了根据第三实施例的数据管理方法的概念图；图21示出了根据第三实施例的半导体器件的操作流程图；图22是根据第四实施例的半导体器件的框图；图23是根据第一到第四实施例的半导体器件的框图；图24和25是根据第一到第四实施例的修改的半导体器件的框图。 具体实施例方式第一实施例下面将根据第一实施例描述。I.半导体器件的设置图I是根据此实施例的半导体器件的框图。如图I所示，半导体器件I包括处理器(MCU :微型控制单元)10、存储器件20、和MMU (存储管理单元)30和31。MCU 10使用保持在存储器件20中的数据执行各种类型的处理。存储器件20包括易失性半导体存储器(例如，在此实例中的DRAM) 21和非易失性半导体存储器(例如，在此实例中的NAND闪存)22。DRAM21用作NAND闪存22的高速缓存存储器。存储器件20保持例如OS(操作系统)和应用的各种程序和数据。通过单级存储技术管理DRAM 21和NAND闪存22。从而，当从MCU 10的观点看时，存储器件20没有区分DRAM 21 和 NAND 闪存 22。MMU 30和31通过OS的帮助响应来自MCU 10的请求而存取存储器件20。然后，MMU 30和31从存储器件20读取数据并且将数据写入存储器件20。MMU 30承担DRAM 21的存取控制并且MMU 31承担NAND闪存22的存取控制。即，当被要求的数据从NAND闪存22高速缓存到DRAM 21时，MCU 10向MMU 30发布数据读取和写入请求。在此情况下，MMU30将从MCU 10接收的逻辑地址转换，以向DRAM 21执行被请求的数据的读取和写入存取。另ー方面，当被请求的数据没有高速缓存到DRAM 21吋，MCU 10向MMU 31发布数据读取和写入请求。在此情况下，MMU 30将从MCU 10接收的逻辑地址转换，并且向NAND闪存22执行被请求数据的读取和写入存取。可以通过例如OS决定被请求的数据是否被高速缓存到 DRAM 21。在此方式中，MCU 10执行通过MMU 30和31读出的OS，并且在此OS上执行各种应用。图2是从MCU 10观看时存储器件20以及DRAM 21和NAND闪存22的地址空间的概念图。存储器件20的地址空间明显是来自MCU 10的虚拟存储功能的一个地址空间。下文中，此地址空间将被称为虚拟地址空间。通过作为每个都具有给定尺寸的存储区域的页单位管理每个地址空间。图2示范了存储器件20中的确定文件A。如图2所示，假定文件A存储在NAND闪存22的页PNl和PN2中。这些页PNl和PN2与例如在虚拟地址空间中的页PGl到PG4相关联。如图2所示，在NAND闪存22上的页顺序可以不同于在虚拟地址空间上的页顺序。当MCU 10要求此文件A时，在NAND闪存上的页PNl和PN2被读出到用作高速缓存存储器的DRAM 21上。在此实例中，在DRAM 21上的页PDl和TO3中存储页PNl的数据，并且在DRAM 21上的页PD2和TO4中存储页PN2的数据。在DRAM 21上的页PDl到PD4分别与虚拟地址空间上的页PG1、PG3、PG2和PG4相关联。在此方式中，当在NAND闪存22中的数据高速缓存到DRAM 21上时，在相同的虚拟地址空间上分配在NAND闪存22和DRAM 21上的数据以分享ー些虚拟地址。一般地，NAND闪存22的尺寸大于DRAM 21的尺寸。因此，NAND闪存22上仅有ー些数据被高速缓存到DRAM 21上。然而，虽然未在图2中示出，没有高速缓存到DRAM 21上的页PN同样与虚拟地址空间上的任意页PG相关联。 然后，当MCU 10向在虚拟地址空间上的页PGl到PG4执行读取存取时，MMU 30从DRAM 21上读出文件A。通过MMU 30和31控制在MCU 10以及DRAM 21和NAND闪存之间的存取，并且MCU10仅需要识别虚拟地址。在此情况下，MMU 30和31使用特定的页单元管理虚拟地址空间，如上所述。然后，为了实现此管理，MMU 30和31使用页表PT作为在虚拟地址空间、DRAM21的物理地址和NAND闪存22的物理地址(页PN的地址)上的页之间具有对应关系的表。页表PT具有与用于在虚拟地址空间上的各页的存取控制相关联的信息。基于这些信息，MMU 30和31允许或禁止从MCU 10到存储器件20的存取。页表PT存储在例如NAND闪存22中，并且页表PT的一些数据被高速缓存到例如DRAM 21上，以便允许MMU 30和31使用那些数据。可选地，页表PT的一些数据还可以高速缓存到MMU 30和31中诸如寄存器的存储器件上。图3是另ー个示意图，示出了虚拟地址空间和DRAM 21和NAND闪存22的地址空间之间的关系。DRAM 21和NAND闪存22的各页与虚拟地址空间相关联，如图3中所示。在此情况下，在NAND闪存22上的特定页PN与虚拟地址空间上的页PG2关联，但是在ー些情况下页PN可以仍未设置。当MCU 10要求这些数据时，MMU 30和31识别它们对应的关系。图4示出了另ー个实例。在图4中，使用数据的任意组(图4中用“区域”指示)的単位管理地址空间。当以此方式的数据单位观看时，这些数据的虚拟地址通常不连续。2.半导体器件I的操作下面将參考图5描述具有上述设置的半导体器件I的操作。图5示出了当MCU 10执行特定程序代码CDl并且在程序代码CDl的执行处理期本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.02.18 JP 033719/20111.一种半导体器件，所述器件包括 处理器；以及 存储器件，所述存储器件具有非易失性半导体存储器件并且被配置为作为所述处理器的主存储器， 其中当所述处理器执行多个程序时，所述处理器作为用于各程序的工作集来管理执行所述程序所要求的信息片段，并且为各工作集创建表，所述表保持各工作集要求的信息片段和在所述存储器件中的所述信息片段的地址之间的关系，以及 所述处理器参照用于所述各工作集的对应的表存取所述存储器件。2.根据权利要求I的器件，其中所述表分别管理所述工作集的用于存取所述存储器件中的信息的授权。3.根据权利要求I的器件，其中所述工作集包括第一工作集和第二工作集，以及 所述表被更新以允许所述第二工作集同样能够存取所述第一工作集的信息。4.根据权利要求3的器件，其中所述第一工作集和所述第二工作集分别包括第一程序代码和第二程序代码， 所述表包括分别与所述第一工作集和所述第二工作集相关联的第一表和第二表，以及当所述第一工作集要求执行所述第二程序代码时，所述处理器将控制从所述第一工作集转换到所述第二工作集，并且将要使用的所述表从所述第一表切换到所述第二表。5.根据权利要求I的器件，其中通过单地址系统管理所述存储器件。6.根据权利要求4的器件，还包括存储器管理器件，其被配置为响应于来自所述处理器的请求而存取所述存储器件， 其中所述处理器包括 创建单元，被配置为创建所述第一表和所述第二表； 第一执行单元，被配置为执行所述第一程序代码； 第二执行单元，被配置为执行所述第二程序代码； 呼叫单元，被配置为从所述第一工作集呼叫所述第二程序代码；以及控制单元，被配置为响应于来自所述呼叫单元的请求，将控制从所述第一执行单元转换到所述第二执行单元，以及 其中所述存储器管理器件在所述第一执行单元的控制下参照所述第一表存取所述存储器件，并且在所述第二执行单元的控制下参照所述第二表存取所述存储器件。7.根据权利要求6的器件，其中所述存储器件还包括易失性半导体存储器，以及 当所述处理器要求的数据保持在所述易失性半导体存储器中时，所述存储器管理器件从所述易失性半导体存储器读取所述请求的数据，并且当所述易失性半导体存储器中没有保持所述请求的数据时，所述存储器管理器件从所述非易失性半导体存储器读取所述请求的数据。8.根据权利要求I的器件，其中基于用于存...
【专利技术属性】
技术研发人员：中井弘人，金井达德，前田贤一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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