多芯片晶圆级半导体封装构造制造技术

本实用新型专利技术公开一种多芯片晶圆级半导体封装构造，其包含：一重布线电路层；至少一第一芯片，位于所述重布线电路层上，并电性连接所述重布线电路层；一间隔层，位于所述重布线电路层上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个位在所述转接垫及重布线层之间的导通孔及数个柱状凸块，所述柱状凸块结合在所述转接垫及重布线电路层之间，且所述柱状凸块排列在所述第一芯片的周边；一第一封装胶材，位于所述重布线电路层上，并包覆所述第一芯片及间隔层；以及至少一第二芯片，位于所述间隔层的重布线层上，并电性连接到所述重布线层。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及ー种多芯片晶圆级半导体封装构造，特别是有关于ー种可以提供具多个芯片的微型化系统封装模块的晶圆级半导体封装构造。
技术介绍
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package, SIP)设计概念常用于架构高密度封装构造，上述系统封装又可再分为多芯片模块(multi chip module,MCM)、封装体上堆叠封装体(package on package,POP)及封装体内堆叠封装体(package in package,PIP)等。此外，也有为了缩小封装构造体积而产生的设计概念，例如晶圆级封装构造(wafer level package, WLP)、芯片尺寸封装构造(chip scale package, CSP)以及无外引脚封装构造(qua-fIat no-lead package, QFN)等。举例来说，请參照图I所示，其掲示一种由现有晶圆级封装构造(WLP)构成的封装体上堆叠封装体(POP)构造，其包含一第一晶圆级封装构造100及一第二晶圆级封装构造200,其中所述第一晶圆级封装构造100包含一第一芯片11、一第一封装胶材12、一第一重布线层(re-distributed layer, RDL) 13、数颗第一凸块14及数个穿胶导通孔(throughmolding via, TMV) 15,所述穿胶导通孔15贯穿所述第一封装胶材12,且其底端通过所述第一重布线层13电性连接所述第一凸块14，及其顶端电性连接所述第一封装胶材12上表面的数个转接垫16;同时，所述第二晶圆级封装构造200包含一第二芯片21、一第二封装胶材22、一第二重布线层23及数颗第二凸块24。在组装时，所述第二晶圆级封装构造200堆叠在所述第一晶圆级封装构造100的所述第一封装胶材12上，且所述第二凸块24电性连接所述转接垫16。因此，所述第二芯片21可以通过所述第二重布线层23、第二凸块24、转接垫16、穿胶导通孔15、第一重布线层13及第ー凸块14来形成ー输入/输出的电性连接路径，以传输所述第二晶圆级封装构造200的电源、信号或做为接地用途。然而，上述现有晶圆级封装构造构成的封装体上堆叠封装体构造的问题在于虽然可以将ニ个或以上的晶圆级封装构造100、200堆叠在一起成为ー种微型化系统封装(SIP)构造，但是由于所述第一晶圆级封装构造100必需在所述第一封装胶材12内设置足够数量的穿胶导通孔15以供对应连接所述第二晶圆级封装构造200的第二凸块24，因此所述第一封装胶材12必需具备足够的体积，这导致所述第一晶圆级封装构造100的整个体积无法被进ー步縮小，不利于系统封装构造的微型化。反之，若要控制所述第一封装胶材12仅具一有限体积，则所述第一封装胶材12将无法设置太多的穿胶导通孔15，如此也将使所述第二晶圆级封装构造200的第二凸块24数量受到限制，进而影响系统封装构造所能提供的芯片计算能力。再者，受限于目前制作所述穿胶导通孔15的技术水平，其制作的良率也仍旧相对低落。結果，目前封装产业难以在有限的封装空间内更进ー步设计出比现有晶圆级封装构造的POP架构具有更高电路布局密度的微型化系统封装设计。故，有必要提供一种多芯片晶圆级半导体封装构造，以解决现有技术所存在的问题。
技术实现思路
有鉴于此，本技术提供一种多芯片晶圆级半导体封装构造，以解决现有晶圆级封装技术所存在的无法兼顾高电路布局密度及堆叠体积微型化的技术问题。本技术的主要目的在于提供一种多芯片晶圆级半导体封装构造，其是在制造期间是先制作重布线电路层，再于重布线电路层的ー侧依序结合至少ー第一芯片及一具柱状凸块的间隔层，并利用间隔层上的重布线层的重分布接垫来结合至少ー第二芯片，且在重布线电路层另ー侧设置外接凸块做为输入/输出端子，如此可以在不使用POP架构的情况下完成多个芯片的模块化封装，而直接建构ー个多芯片的晶圆级半导体封装(waferlevel package, WLP)构造，因此有利于增加单一封装构造本身的电路布局密度、提升封装构造的散热效率，并进而使晶圆级封装构造的体积能顺利实现轻薄短小化。为达成本技术的前述目的，本技术提供一种多芯片晶圆级半导体封装构造，其中所述多芯片晶圆级半导体封装构造包含·—重布线电路层，具有一第一表面及一第二表面；至少ー第一芯片，位于所述重布线电路层的第一表面上，并电性连接到所述重布线电路层；一间隔层，位于所述重布线电路层的第一表面上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个导通孔及数个柱状凸块，所述导通孔位于所述间隔层内并连接在所述转接垫及重布线层之间，所述柱状凸块结合在所述间隔层的转接垫及所述重布线电路层之间，且所述柱状凸块排列在所述第一芯片的周边；一第一封装胶材，位于所述重布线电路层的第一表面上，并包覆所述第一芯片、所述间隔层的重布线层的周边、所述转接垫与所述柱状凸块；以及至少ー第二芯片，位于所述间隔层的重布线层上，并电性连接到所述间隔层的重布线层上。在本技术的一实施例中，所述第一封装胶材具有ー开ロ，所述开ロ裸露所述间隔层的重布线层的一中央区的数个重分布接垫，所述第二芯片位于所述开口内的重布线层的中央区上。在本技术的一实施例中，所述第一封装胶材另包覆所述间隔层的重布线层的一中央区及所述第二芯片。在本技术的一实施例中，所述第一封装胶材为光刻胶(photo-resist)、环氧树脂(epoxy)、压合片(prepreg)或激光活化材料(laser activated material)。在本技术的一实施例中，所述多芯片晶圆级半导体封装构造另包含一第二封装胶材，位于所述第一封装胶材及所述间隔层的重布线层上，以包覆所述重布线层的一中央区及所述第二芯片。在本技术的一实施例中，所述第二封装胶材为环氧树脂。在本技术的一实施例中，所述第一芯片具有一朝下的第一有源表面，所述第一有源表面设有数个第一焊垫，所述第一焊垫通过数个第一凸块电性连接到所述重布线电路层的第一表面裸露的数个第一接垫上。在本技术的一实施例中，所述第一凸块可以选自锡凸块、金凸块、铜柱凸块(Cu pillar bumps)或镍柱凸块。在本技术的一实施例中，所述第二芯片具有一朝下的第二有源表面，所述第ニ有源表面设有数个第二焊垫，所述第二焊垫通过数个第二凸块电性连接到所述间隔层的重布线层裸露出的数个重分布接垫上。在本技术的一实施例中，所述第二凸块可以选自锡凸块、金凸块、铜柱凸块或镍柱凸块。在本技术的一实施例中，所述间隔层是选自硅间隔层(siliconinterposer)、玻璃间隔层、有机(organic)间隔层(例如小型印刷电路基板)或其他具高 导热性的绝缘间隔层(例如氮化铝间隔层)。在本技术的一实施例中，每一所述柱状凸块的一底端具有一预焊料(pre-solder)，以焊接结合所述重布线电路层的第一表面裸露的数个第一接垫。在本技术的一实施例中，所述重布线电路层的第二表面具有数个第二接垫，所述第二接垫分别结合有一外接凸块。在本技术的一实施例中，所述外接凸块可以选自锡凸块、金凸块、铜柱凸块或镍柱凸块。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多芯片晶圆级半导体封装构造，其特征在于所述多芯片晶圆级半导体封装构造包含 一重布线电路层，具有一第一表面及一第二表面； 至少ー第一芯片，位于所述重布线电路层的第一表面上，并电性连接到所述重布线电路层； 一间隔层，位于所述重布线电路层的第一表面上及所述第一芯片的上方，并设有数个转接垫、一重布线层、数个导通孔及数个柱状凸块，所述导通孔位于所述间隔层内并连接在所述转接垫及重布线层之间，所述柱状凸块结合在所述间隔层的转接垫及所述重布线电路 层之间，且所述柱状凸块排列在所述第一芯片的周边； 一第一封装胶材，位于所述重布线电路层的第一表面上，并包覆所述第一芯片、所述间隔层的重布线层的周边、所述转接垫与所述柱状凸块；以及至少ー第二芯片，位于所述间隔层的重布线层上，并电性连接到所述间隔层的重布线层上。2.如权利要求I所述的多芯片晶圆级半导体封装构造，其特征在于所述第一封装胶材具有ー开ロ，所述开ロ裸露所述间隔层的重布线层的一中央区的数个重分布接垫，所述第二芯片位于所述开口内的重布线层的中央区上。3.如权利要求I所述的多芯片晶圆级半导体封装构造，其特征在于所述第一封装胶材另包覆所述间隔层的重布线层的一中央区及所述第二芯片。4.如权利要求I所述的多芯片晶圆级半导体封装构造，其特征在于所述第一封装胶材为光刻胶、环氧树脂、压合片或激光活化材料。5.如权利要求I所述的多芯片晶圆级半导体封装构造，其特征在于所述多芯片晶圆级半导体封装构造另包含一第二封装胶材，位于所述第一封装胶材及所述间隔层的重布线层上，以包覆所述重布线层的一中央区及所述第二芯片。6.如权利要求5所述的...

【专利技术属性】
技术研发人员：翁肇甫，车玉娇，王昱祺，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：实用新型
国别省市：