模糊全能计算机数控装置制造方法及图纸

一种模糊全能计算机数控装置，涉及计算机控制装置。模糊全能计算机数控装置包括单板机、编码器、显示器、数据输入键盘、伺服放大器、伺服电机、继电器开关模块，显示器和数据输入键盘与单板机通过数据线连接，伺服电机通过数据线与伺服放大器连接；设有位置控制器和输入输出控制器，位置控制器和输入输出控制器通过数据总线与单板机与连接，位置控制器通过数据线与伺服放大器连接，输入输出控制器通过数据线与继电器开关模块连接。本实用新型专利技术可以实现对微细分步进电机的高精度高速控制、对交流位置型的伺服电机进行控制，可以将处理器CPU升级换代而不受影响。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及用于对机械和电子设备数控的计算机控制装置。
技术介绍
现有的数字控制装置，都是采用处理器CPU和存储器RAM、ROM以及其它集成块固定的连接在一起，按照设置软件的设定进行专用 电路的逻辑设计，如果处理器CPU要更新换代，则整个装置要重新设计，成本高，可变化能力小。
技术实现思路
本技术的目的在于提供一种性能及适应能力较佳的模糊全能计算机数控装置。本技术为达到上述目的所采用的技术方案一种模糊全能计算机数控装置，包括单板机、编码器、显示器、数据输入键盘、伺服放大器、伺服电机、继电器开关模块，显示器和数据输入键盘与单板机通过数据线连接，伺服电机通过数据线与伺服放大器连接；设有位置控制器和输入输出控制器，位置控制器和输入输出控制器通过数据总线与单板机与连接，位置控制器通过数据线与伺服放大器连接，输入输出控制器通过数据线与继电器开关模块连接；位置控制器包括数据译码模块、地址译码模块、插补与位控模块、中断定时模块，数据译码模块主要由三态输出总线传送接收器、总线数据缓冲驱动器、触发器、光电隔离器与锁存器组成，地址译码模块主要由集成电路总线缓冲驱动器和地址译码器组成，插补与位控模块主要由LSI插补位控电路、正与非门电路、触发器和锁存驱动器组成，中断定时模块主要由可编程定时计数器、触发器和正与非门电路组成；输入输出控制器包括数据和地址控制模块、输入控制模块和输出控制模块，数据和地址控制模块主要由总线缓冲驱动器、二输入端正或门、正与非门、二输负或门、门阵列译码器组成，输入控制模块主要由集成电路光电隔离器和总线数据缓冲器组成，输出控制模块主要由触发器和达林顿管组成。本技术可以实现对微细分步进电机的高精度高速控制、对交流位置型的伺服电机进行控制，可以将处理器CPU升级换代而不受影响。附图说明图I是本技术较佳实施例的原理方框图；图2是本技术较佳实施例的位置控制器的原理图；图3是本技术较佳实施例的输入输出控制器的原理图。具体实施方式下面将结合附图及实施例对本技术作进一步说明如图I所示，ー种模糊全能计算机数控装置，包括单板机I、显示器2、数据输入键盘3、伺服放大器5、伺服电机7、编码器6、继电器开关模块9，显示器2和数据输入键盘3与单板机I通过数据线连接，伺服电机7通过数据线与伺服放大器5连接；设有位置控制器4和输入输出控制器8，位置控制器4和输入输出控制器8通过数据总线10与单板机I连接，位置控制器4通过数据线与伺服放大器5连接，输入输出控制器8通过数据线与继电器开关模块9连接；位置控制器4包括数据译码模块41、地址译码模块42、插补与位控模块43、中断定时模块44，数据译码模块41主要由三态输出总线传送接收器、总线数据缓冲驱动器、触发 器、光电隔离器与锁存器组成，地址译码模块42主要由集成电路总线缓冲驱动器和地址译码器组成，插补与位控模块43主要由LSI插补位控电路、正与非门电路、触发器和锁存驱动器组成，中断定时模块44主要由可编程定时计数器、触发器和正与非门电路组成；输入输出控制器8包括数据和地址控制模块81、输入控制模块82和输出控制模块83，数据和地址控制模块81主要由总线缓冲驱动器、ニ输入端正或门、正与非门、ニ输负或门、门阵列译码器组成，输入控制模块82主要由集成电路光电隔离器和总线数据缓冲器组成，输出控制模块83主要由触发器和达林顿管组成。单板机I、位置控制器4、输入输出控制器8，是通过总线BUS相互交換信息的，以及从AT总线BUS来的地址信号和数据信号以及有关控制信号。本实施例中，数据总线10为エ业微型计算机的AT总线；单板机I具有存贮运算和控制的基本功能，单板机I的CPU可以选用Intel80286，协处理器为80287，也可以选用Intel80386与80387或80486、80586坐寸ο显示器2和数据输入键盘3是执行人机对话功能，采用菜单方式指示操作者输入数据，这些数据在单板机I的控制下，通过总线BUS将地址、数据以及写信号、读信号送到位置控制器4上，位置控制器4接收这些信号后要进行插补运算和位置比较。然后将运算比较结果分别送到每轴插头CX、CY、CZ上，这些插头与伺服放大器5对应的插座相连，伺服放大器5每轴ー个，将接收的信号进行速度控制、脉宽调制，功率放大输出到伺服电机7上去，控制伺服电机7的启动和停止。编码器6为光电编码器，与伺服电机7是直接连轴连接的，每ー转可发出2000脉冲，因此发出脉冲的多少就对应电机的转数。编码器6的脉冲反馈送回，通过伺服放大器5送到位置控制器4。输入输出控制器8将总线接收来的控制信息进行转换和输出，送到继电器开关模块9上，对机床进行驱动；同吋，将机床上的开关和触点信号，通过输入输出控制器8作电平转换再送回总线10上去，通过以上动作，从而实现对机床的数字控制。位置控制器4工作过程。位置控制器4包括数据译码模块41、地址译码模块42、插补与位控模块43、中断定时模块44。如图2所示，三片总线缓冲驱动器CPl CP3与三片地址译码器CP4 CP6，组成地址译码模块42 ;本实施例中，总线缓冲驱动器采用74LS244，地址门译码器采用GAL20V8。从总线BUS来的地址信号A19 A12对应与总线缓冲驱动器CPl的输入端8、6、4、2、11、13、15、17相连，地址信号A03 AOO对应接到总线缓冲驱动器CP3的输入端8、6、4、2，总线缓冲驱动器CPl的输出端12、14、16、18、9、7、5、3与总线缓冲驱动器CP2的输出端12、14、16、18连到地址译码器CP4的对压输入端1、2、3、4、5、6、7、8、9、11、12、13上形成地址信号AB19 AB08 ;总线缓冲驱动器CP2的输出端9、7、5、3与总线缓冲驱动器CP3的输出端12、11、16对应接到地址译码器CP6的输入端4、5、6、7、8、9、11上，形成地址信号AB07 ABOl，总线BUS来的写信号接到总线缓冲驱动器CP3的输入端13上，总线缓冲驱动器CP3的输出端7将写信号数据缓冲后，分别与地址译码器CP5及CP6相应的输入端2相连，总线BUS来的读信号RD接到总线缓冲驱动器CP3的输入端15上，总线缓冲驱动器CP3的输出端5与地址译码器CP5、CP6相应的输入端I相连，总线缓冲驱动器CP2输出端9、7与地址译码器CP5的输入端4、5相连，形成地址信号A07 A06，地址译码器CP4输出端18与地址译码器CP5输入端3相连，地址译码器CP4输出端19与地址译码器CP6输入端3相连。地址译码模块42将产生读写信号，片选大规模集成电路LSI信号、轴选择信号和读写使能信号，分别送至数据译码模块41、中断定时模块44和插补与位控模块43。数据译码模块41主要由三态输出总线传送接收器CP7、总线数据缓冲驱动器CP8、触发器CP9、光电隔离器CP12与锁存器CP13组成；本实施例中，三态输出的八总线传送接 收器CP7采用74LS245，总线数据缓冲驱动器CP8采用74LS240，触发器CP9为六/四D型触发器、采用74LS175，光电隔离器CP12采用TLP512-4，锁存器CP13为74LS367。插补与位控模块43主要由LSI插补位控电路CP15、CP16、正与非门电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种模糊全能计算机数控装置，包括单板机(I)、显示器(2)、数据输入键盘(3)、伺服放大器(5)、伺服电机(7)、编码器(6)、继电器开关模块(9)，显示器⑵和数据输入键盘(3)与单板机(I)通过数据线连接，伺服电机(7)通过数据线与伺服放大器(5)连接；其特征在于 设有位置控制器⑷和输入输出控制器(8)，位置控制器⑷和输入输出控制器⑶通过数据总线(10)与单板机⑴连接，位置控制器⑷通过数据线与伺服放大器(5)连接，输入输出控制器(8)通过数据线与继电器开关模块(9)连接； 位置控制器(4)包括数据译码模块(41)、地址译码模块(42)、插补与位控模块(43)、中断定时模块(44)，数据译码模块(41)主要...

【专利技术属性】
技术研发人员：俞峰，
申请(专利权)人：俞峰，
类型：实用新型
国别省市：