利用性能计数器的图形流水线调度架构制造技术

公开了一种方法、设备和系统。在一个实施例中，所述方法包括确定当前的计算-存储器比率。之后所述方法将当前的计算-存储器比率与下限比率阈值进行比较。之后所述方法在当前的计算-存储器比率低于下限比率阈值时，通过使用图形存储器效率操作模式来配置要被执行的下一绘制命令。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及在性能计数器的帮助下以图形流水线的方式调度命令。
技术介绍
当前的离散图形卡通常包括用于计算顶点、几何图形和像素数据的若干处理核心。通常，若干个核心被群组成多核心(m-核心)，而且每个m-核心通常与纹理单元配对。纹理单元耦合到向卡上的视频存储器提供接口的一个或多个存储控制器。离散图形卡的这些部件中的许多部件也可以存在于集成图形解决方案中。集成图形解决方案可以与芯片组集成或与中央处理单元集成。图形卡可以将包括像素、顶点和几何图形数据的图像数据划分成固定大小的块。图像数据的这些块之后在若干个图形处理m-核心和纹理单元中进行分布。另外，许多处理m-核心、纹理单元和存储控制器包括用于允许执行性能计算以确定这些器件的效率的若干个性能计数器。附图说明通过示例的方式示出本专利技术，并且本专利技术不受附图限制，其中类似的标号指代类似的元件，而且其中图I示出用于实施瓶颈灵敏型图形流水线调度架构的通用计算机系统的实施例。图2示出用于实施瓶颈灵敏型图形流水线调度架构的通用计算机系统的另一实施例。图3示出用于实施瓶颈灵敏型图形流水线调度架构的通用计算机系统的再一实施例。图4示出用于实施瓶颈灵敏型图形流水线调度架构的计算机系统中的图形子系统的详细视图的实施例。图5A-5C示出被划分成具有不同大小的块的屏幕图像的实施例。图6是用于分析图形流水线瓶颈并调度适用于这种瓶颈的模式的过程的实施例的流程图。图7是用于分析图形流水线瓶颈并动态地切换调度模式的过程的实施例的流程图。具体实施例描述了用于实施瓶颈灵敏型图形流水线调度架构的方法、设备和系统的实施例。用于帮助调度图形流水线的逻辑位于计算机系统中。该逻辑收集从硬件性能计数器接收到的数据，并计算图形存储器或图形m-核心计算是否可能正在导致计算机系统的图形子系统的性能瓶颈。一旦执行了该计算并且已经确定了瓶颈，则该逻辑就能够改变正在从图形驱动器接收到的当前和未来绘制命令(draw command)的调度过程。调度绘制命令包括向要被显示的整个图像中的某些图像数据块(包括纹理数据、顶点数据和几何图形数据)分配图形m-核心和纹理单元。该图像数据被划分成具有特定像素大小(例如，8X8个像素、32 X 32个像素等)的块。改变块大小能够改变m-核心和视频存储器的效率。因此，一旦已经识别了瓶颈，图形m-核心和纹理单元就被调度以相应地操作更大或更小的数据块。在下面的说明书和权利要求中对所公开技术的“一个实施例”或“实施例”的提及意味着结合该实施例描述的特定特征、结构或特性包括在所公开技术的至少ー个实施例中。因此，说明书中各处出现的短语“在一个实施例中”不是必须都指代同一实施例。在下面的说明书和权利要求中，术语“包含”和“包括”及其衍生词可以被使用并意欲作为彼此的同义词图I示出用于实施瓶颈灵敏型图形流水线调度架构的通用计算机系统的实施例。示出了计算机系统100。该计算机系统可以是台式计算机、服务器、工作站、膝上型计算机、手持设备、机顶盒、媒体中心、游戏操作台、集成系统(诸如车辆中的)或其他类型的计算机系统。在若干实施例中，计算机系统100包括中央处理单元(CPU) 102。CPU 102可以是Intel 公司的CPU或具有另ー商标的CPU。CPU可以包括不止ー个核心。实际上，CPU102可以包含N个核心，其中示出了核心O (104)、核心I (106)、核心2 (108)和核心3(110)。潜在地，N可以是任意正数。在许多实施例中，每个核心(诸如核心O (104))包括内部功能块，诸如一个或多个执行単元、引退単元、ー组通用和专用寄存器等。如果诸如核心O (104)、核心I (106)等的核心是多线程或超线程的，则每个硬件线程被认为是用于本专利技术用途的核心。CPU 102还可以包括用于存储由ー个或多个核心使用的数据的高速缓存112。在不同的实施例中，可以以不同的方式来分配高速缓存。在不同的实施例中，高速缓存112可以是许多不同大小中的ー种。例如，高速缓存112可以是8兆字节(MB)高速缓存、16MB高速缓存等。另外，在不同的实施例中，高速缓存可以是直接映射高速缓存、全关联高速缓存或多路组关联高速缓存。高速缓存可以包括在所有核心之间被共享的ー个大部分，或者可以被划分成若干个单独的功能片(例如，每个核心ー个片)。高速缓存还可以包括在所有核心之间被共享的ー个大部分以及被划分成若干个单独的功能片的ー个部分。CPU 102还可以包括系统存储控制器114，以提供接ロ来通过处理器-存储器互连118与系统存储器116进行通信。在未被示出的其他实施例中，存储控制器114可以是离散器件或者被集成到计算机系统100中的另ー器件中。系统存储器116可以包括动态随机存取存储器(DRAM)(诸如双数据速率(DDR)类型的DRAM)、非易失性存储器(诸如闪存)、相变存储器(PCM)或其他类型的存储器技术。系统存储器116可以是用于存储要被CPU 102、计算机系统100中的其他CPU以及计算机系统100中的可能其他器件(例如，能够实现直接存储器访问(DMA)的I/O器件)操作的数据和指令的通用存储器。处理器-存储器互连118可以包括能够传输数据、地址、控制和时钟信息的ー个或多个光学导线、金属线或其他导线(即线路)。虽然未被示出，但是CPU 102还可以包括给CPU 102供电并向位于CPU 102上的电路提供參考时钟信号的功率和时钟功能単元。另外，CPU 102还可以包括I/O接ロ单元120。I/O接ロ单元114能够实现CPU 102与任何其他CPU之间的通信。另外，I/O接ロ単元114或未被示出的另一通信块还可以允许CPU 102与未被示出的I/O集线器复合体(complex)之间的通信。I/O集线器复合体可以包括ー个或多个I/O主控制器，以提供用于ー个或多个I/O器件与计算机系统100的剩余器件之间的通信的接ロ。另外，I/O接ロ単元114可以通过处理器-图形互连124来提供CPU 102与图形子系统122之间的通信接ロ。处理器-图形互连可以是外围部件接ロ(PCI)快速互连，其包括ー个或多个高速、双向串行接ロ通道。在其他实施例中，处理器-图形互连124利用用于CPU 102与图形子系统122之间的通信的另ー协议。图形子系统122可以被合并到离散插卡中，该离散插卡能够在计算机系统100中的母板中插入通信性槽接ロ。在其他实施例中，图形子系统可以在没有槽接ロ的情况下直接连线到计算机系统100中的母板中，以允许互換不同的离散图形卡。图形子系统122可以包括用于执行绘制命令的若干个GPU m_核心，所述绘制命令用于向显示屏幕进行ニ維和三维图像渲染。每个m-核心可以在群组中包括若干(例如，8、 16、40等)个单独的核心。可以存在M个GPUm-核心，其中M是正数。例如，在图I所示的实施例中，图形子系统122包括四个m-核心，即GPU m_核心A (126),GPU m_核心B (128)、GPU m-核心 C (130)和 GPU m_ 核心 D (132)。在许多实施例中，ー个或多个纹理单元(TU)以I比I的比率与GPUm-核心匹配。在具有四个分离的图形m-核心的图I中，存在着4个纹理单元TU A (134), TU B (1本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.ー种方法，包括 确定当前的计算-存储器比率； 将所述当前的计算-存储器比率与下限比率阈值进行比较；以及响应于所述当前的计算-存储器比率低于所述下限比率阈值，通过使用图形存储器效率操作模式来配置要被执行的下ー绘制命令。2.根据权利要求I所述的方法，还包括 将所述当前的计算-存储器比率与上限比率阈值进行比较；以及响应于所述当前的计算-存储器比率高于所述上限比率阈值，通过使用处理器均衡操作模式来配置所述要被执行的下ー绘制命令。3.根据权利要求2所述的方法，还包括 从图形处理器、纹理单元和存储控制器中的一者或多者中收集ー个或多个性能计数器值；以及 根据ー个或多个所收集的性能计数器值来计算所述当前的计算-存储器比率。4.根据权利要求3所述的方法，还包括 以ー个或多个后续绘制命令之间的预定间隔动态地执行收集动作和计算动作。5.根据权利要求3所述的方法，还包括 在历史数据缓冲器中保存所述性能计数器值；以及 将所保存的性能计数器值与所述绘制命令相关联。6.根据权利要求5所述的方法，还包括 接收后续绘制命令，其中所述后续绘制命令包括ー个或多个參数； 获取与呈现和所述后续绘制命令包括的所述ー个或多个參数相类似參数的绘制命令相关联的所有历史数据缓冲器信息；以及 在与针对呈现所述类似參数的之前绘制命令而配置的操作模式相一致的操作模式中配置要被执行的所述后续绘制命令。7.根据权利要求2所述的方法，其中，所述计算-存储器比率包括图形m-核心计算利用值除以图形存储器利用值的比率。8.根据权利要求2所述的方法，其中，所述图形存储器效率操作模式利用大小比所述图形处理器效率操作模式所利用的数据块的大小相对更大的图形数据块。9.根据权利要求8所述的方法，其中，图形数据包括像素数据、顶点数据和几何图形数据中的一者或多者。10.ー种包括用于控制图形流水线的逻辑的设备，所述逻辑用于 确定当前的计算-存储器比率； 将所述当前的计算-存储器比率与下限比率阈值进行比较；以及响应于所述当前的计算-存储器比率低于所述下限比率阈值，通过使用图形存储器效率操作模式来配置要被执行的下ー绘制命令。11.根据权利要求10所述的设备，其中，所述逻辑还用于 将所述当前的计算-存储器比率与上限比率阈值进行比较；以及 响应于所述当前的计算-存储器比率高于所述上限比率阈值，通过使用处理器均衡操作模式来配置所述要被执行的下ー绘制命令。12.根据权利要求11所述的设备，其中，所述逻辑还用于 从图形处理器、纹理单元和存储控制器中的一者或多者中收集ー个或多个性能计数器值；以及 根据ー个或多个所收集的性能计数器值来计算所述当前的计算-存储器比率。13.根据权利要求12所述的设备，其中，所述逻辑还用于 以ー个或多个后续绘制命令之间的预定间隔动态地执行收集动作和计算动作。14.根据权利要求12所述的设备，其中，所述逻辑还用于 在历史数据缓冲器中保存所述性能计数器值；以及 将所保存的性能计数器值与所述绘制命令相关联。15.根据权利要求14所述的设备，其中，所述逻辑还用于 接收后续绘制命令，其中所述后续绘制...

【专利技术属性】
技术研发人员：W·刘，J·陈，J·叶，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：