CMOS器件的制作方法技术

本发明专利技术提供的CMOS器件的制作方法，包括：提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与PMOS晶体管；在所述NMOS晶体管以及PMOS晶体管的表面形成应力层；刻蚀所述应力层，露出PMOS晶体管的多晶硅栅极；采用离子注入工艺将所述PMOS晶体管的栅极非晶化；去除所述应力层位于所述PMOS晶体管表面的部分；进行退火；去除剩余的应力层。本发明专利技术将PMOS晶体管的多晶硅栅极非晶化再重新结晶，从而向栅极底部的沟道区域提供压缩应力，具有应力效果较强，工艺简单的特点。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及一种采用了应力技术的CMOS器件的制作方法。
技术介绍
随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，当沟道的长度缩小到50nm之下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大以及漏感应势垒下降(DIBL)等问题。 为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善沟道区的应力，从而提闻载流子的迁移率，提闻器件的性能。具体是通过使金属-氧化物-半导体场效应管(MOSFET)的沟道区产生双轴应变或者单轴应变，从而增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度。具体的应变存储技术的原理是通过改变MOS管的栅极下沟道处的硅原子的间距，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，而运行速度则会得到提升。比如，对于η型MOSFET来说，增大栅极下沟道处的硅原子的间距，对于P型MOSFET来说，减小栅极下沟道处的硅原子的间距。在公开号为CN101330053A的中国专利中公本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：鲍宇，洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：