本发明专利技术公开了一种用于具叠层接触层的IC装置的减少数量的掩模组合及方法。一种三维叠层IC装置，于一互连区域具有多个接触层的一叠层。根据本发明专利技术的一些范例，仅需要Y个掩模，以提供至2的Y次方个接触层的一降落区域的存取。根据一些范例，对于每个的掩模序列号码x而刻蚀2的(x-1)次方个接触层。
【技术实现步骤摘要】
本专利技术大致有关于高密度集成电路装置，尤其是关于用于多层三维叠层装置的互连结构。
技术介绍
在高密度存储器装置的制造中，集成电路上每单位面积的数据量，能作为一关键因素。因此，当存储器装置的关键尺度达到光刻技术的限制时，为了达成较高的储存密度及较低的每位成本，用于叠层多层存储器单元的技术已被提出。举例而言，在Lai 等人的 “A Multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory,，，IEEE Int1 I Electron Devices Meeting,11-13 Dec. 2006,以及在 Jung等人的“Three Dimensionally Stacked NAND Flash MemoryTechnology Using Stacking Single Crystal Si Layers on ILD and TANOS Structurefor Beyond 30nm Node”，IEEE Int1 I Electron Devices Meeting, 11-13 Dec. 2006 的文献中，薄膜晶体管技术被应用于电荷捕捉存储器。同时，在 Johnson 等人的 “512-Mb PROM With a Three-Dimensional Array ofDiode/Anti-fuse Memory Cells，，，IEEE J. of Solid-State Circuits, vol. 38, no. 11,Nov. 2003的文献中，交叉点阵列(cross-point array)技术已应用于抗熔丝存储器(anti-fuse memory)。亦参照 Cleeves 的标题为「Three-Dimensional Memory」的美国专利案第7，081，377号案。在Kim 等人的 “Novel 3-D Structure for Ultra-High Density Flash Memorywith VRAT and PIPE”，2008 Symposium on VLSI Technology Digest of TechnicalPapers ； 17-19 June 2008 ；pages 122-123的文献中，描述于电荷捕捉存储器技术中提供垂直非及(NAND)单元的另一结构。在三维叠层存储器装置中，导电体穿透存储器单元的较高层，而用以将存储器单元的较低层耦合至译码电路及其相似电路。完成互连的成本会随着所需的光刻步骤的数量而增力口。在Tanaka等人的“Bit Cost Scalable Technology with Punch and Plug Processfor Ultra High Density Flash Memory，，，2007 Symposium on VLSI Technology Digestof Technical Papers ; 12-14 June 2007, pages :14-15 的文献中，描述一种减少光刻步骤的数量的方法。然而，已知三维叠层存储器装置的其中一缺点，为对于每个接触层通常使用独立的掩模。因此，例如倘若有20个接触层，通常需要20个相异的掩模，每个接触层需要对于此接触层的掩模的产生，以及对于此接触层的刻蚀步骤
技术实现思路
根据本专利技术的一些范例，仅需要Y个掩模，以提供至位于2的Y次方个接触层的降落区域的存取。根据一些范例，对于每个掩模序列号码X而言，能刻蚀2的(X-I)个接触层。本专利技术方法的第一范例，使用于互连区域具有接触层的叠层的三维叠层IC装置，以产生与接触层的降落区域对齐且于接触层外露降落区域的互连接触区域。使用N个刻蚀掩模的组合，以于具接触层的叠层产生多达且包含2的N次方个互连接触区域的接触层。每个掩模包括遮蔽区域及刻蚀区域。N为至少等于2的整数。X为用于掩模的序列号码，以使其中的一掩模的X等于1，另一掩模的X等于2，接下来直到X等于N。移除于互连区域躺设于具接触层的叠层上方的任何上层的至少一部分。以所选择的顺序使用所述掩模刻蚀互连区域N次。如此会产生从表面层延伸至每个接触层的接触开口，于2的N次方个接触层中的每层，接触开口与降落区域对齐且提供至降落区域的存取。对于序列号码X的每个掩模于刻蚀步骤期间，刻蚀穿透2的(x-1)次方个接触层。此时能形成通过接触开口的导电体，以接触位于接触层的降落区域。一些范例包含下列步骤于接触开口上方涂敷填充材料，以定义通孔(via)图案化表面；开设穿透填充材料的通孔，以外露于每个接触层中的降落区域；以及于通孔内沉积导电材料。于一些范例中，通过N至少等于4来实施存取步骤。于一些范例中，使用外露互连区域的额外的掩模来实施移除步骤，同时于其它范例中，通过于互连区域使用地毯式刻蚀步骤来实施移除步骤。于一些范例中，侧壁材料作用为N个刻蚀掩模的其中一个。本专利技术方法的另一范例，用于三维叠层IC装置，提供电性连接以电连至位于互连区域的具接触层的叠层的降落区域。此IC装置为一种类型，包括互连区域，此互连区域包含上层以及于上层的下方的至少第一、第二、第三及第四接触层的叠层。于上层中形成至少第一及第二开口，每个开口外露第一接触层的表面区域，第一及第二开口通过上层侧壁局部地设边界。于第一及第二开口的每个开口的侧壁上，以及表面部分的每个部分的第一部位上，沉积侧壁材料，并保留表面部分的第二部位，使得于第二部位上无侧壁材料。延伸第一及第二开口穿透表面部分的第二部位，以对于第一及第二开口的每个开口外露第二接触层的表面。于每个开口移除侧壁材料的至少一些，以于每个开口外露表面部分的第一部位的至少一些，从而于第二开口形成互连接触区域。于第二开口的互连接触区域是与于第一及第二接触层的降落区域对齐。从(I)表面部分的外露的第一部位进一步延伸第一开口穿透第一及第二接触层，以外露第三接触层的表面，且从(2)第二接触层的外露的表面进一步延伸第一开口穿透第二及第三接触层，以外露第四接触层的表面。如此会于第一开口，形成与于第三及第四接触层的降落区域对齐的互连接触区域。形成电连至位于第一、第二、第三及第四接触层的降落区域的导电体。于一些范例中，导电体形成步骤包括于开口上方涂敷填充材料，以定义通孔图案化表面；开设穿透填充材料的通孔，以外露于每个接触层中的降落区域；以及于通孔内沉积导电材料。掩模组合的范例，用于三维叠层IC装置以产生互连接触区域，此些互连接触区域是对齐于互连区域的具接触层的叠层的降落区域，通过上层覆盖具接触层的叠层。N个刻蚀掩模的组合中的每个掩模，包括遮蔽区域及刻蚀区域，刻蚀区域用以对于三维叠层IC装置 于互连区域的多达且包含2的(N-I)次方个接触层，产生能与降落区域对齐的互连接触区域。N为至少等于3的整数，X为用于掩模的序列号码，以使其中的一掩模的X等于1，另一掩模的X等于2，接下来直到X等于N。于一些范例中，侧壁材料作用为N个刻蚀掩模的其中一个。于一些范例中，刻蚀掩模包括虚拟遮蔽区域于所述刻蚀掩模的至少一个掩模上。于一些范例中，刻蚀掩模包括虚拟遮蔽区域于所述刻蚀掩模的至少一些掩模上的对应位置。于一些范例中，刻蚀掩模包括至少一个虚本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：陈士弘，吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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