自适应输入的迟滞比较器制造技术

本发明专利技术公开了一种自适应输入的迟滞比较器，包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块。本发明专利技术迟滞比较器和传统的迟滞比较器相比，在第一级放大模块中设置了NMOS输入对和PMOS输入对，因而具有更大的输入范围，不需要过度限制前级的信号幅度，从而保证了前级信号的完整性，有利于解调也有利于系统的稳定工作。

【技术实现步骤摘要】

本专利技术涉及一种模拟集成电路中的迟滞比较器。
技术介绍
请参见图1，这是一种现有的迟滞比较器的具体实现电路，包括第一级放大模块、 正反馈模块、双端输入转单端输出模块、输出驱动模块。其具体电路结构如下晶体管一 m的栅极接偏置电压一 VB1，源极接地；晶体管二 N2的栅极接正输入端IN+，源极接晶体管一 m的漏极；晶体管三N3的栅极接负输入端IN-，源极接晶体管一 m的漏极；晶体管四N4的栅极和漏极相连并和晶体管二 N2的漏极相连，晶体管四N4的源极接工作电压VDD ；晶体管五N5的栅极和漏极相连并和晶体管三N3的漏极相连，晶体管五N5的源极接工作电压VDD ；晶体管六N6的栅极和漏极相连，源极接地；晶体管七N7的漏极和晶体管六N6的栅极相连，晶体管七N7的源极接地；晶体管八N8的栅极和晶体管六N6的栅极相连，晶体管八N8的漏极和晶体管七N7 的栅极相连，晶体管八N8的源极接地；晶体管九N9的栅极和漏极相连并和晶体管七N7的栅极相连，晶体管九N9的源极接地；晶体管十mo的栅极和晶体管二N2的漏极相连，晶体管十mo的漏极和晶体管六 N6的栅极相连，晶体管十WO的源极接工作电压VDD ；晶体管十一mi的栅极和晶体管三N3的漏极相连，晶体管十一mi的漏极和晶体管七N7的栅极相连，晶体管十一 mi的源极接工作电压VDD ；晶体管十二附2的栅极接接偏置电压二 VB2，源极接地；晶体管十三W3的栅极和晶体管六N6的栅极相连，晶体管十三W3的源极和晶体管十二附2的漏极相连；晶体管十四N14的栅极和晶体管七N7的栅极相连，晶体管十四N14的源极和晶体管十二附2的漏极相连；晶体管十五附5的栅极和漏极相连并和晶体管十三附3的漏极相连，晶体管十五 N15的源极接工作电压VDD ；晶体管十六me的栅极和晶体管十三m3的漏极相连，晶体管十六me的漏极和晶体管十四N14的漏极相连，晶体管十六m6的源极接工作电压VDD ；晶体管十七m7的栅极和晶体管十四N14的漏极相连，晶体管十七m7的源极接地；晶体管十八ms的栅极和晶体管十四N14的漏极相连，晶体管十八ms的漏极和晶体管十七W7的漏极相连，晶体管十八ms的源极接工作电压VDD ；晶体管十九m9的栅极和晶体管十七m7的漏极相连，晶体管十九m9的源极接地；晶体管二十N20的栅极和晶体管十七附7的漏极相连，晶体管二十N20的漏极和晶体管十九m9的漏极相连并作为信号输出端OUT，晶体管二十N20的源极接工作电压 VDD。其中，第一级放大模块包括晶体管一 m至晶体管五N5，正反馈模块包括晶体管六 N6至晶体管十一附1，双端输入转单端输出模块包括晶体管十二 N12至晶体管十六附6，输出驱动模块包括晶体管十七附7至晶体管二十N20。其中，晶体管一 Nl、晶体管二 N2、晶体管三N3、晶体管六N6、晶体管七N7、晶体管八N8、晶体管九N9、晶体管十二附2、晶体管十三附3、晶体管十四附4、晶体管十七附7、晶体管十九N19均为NNOS晶体管。其中，晶体管四N4、晶体管五N5、晶体管十附0、晶体管十一附1、晶体管十五附5、 晶体管十六me、晶体管十八ms、晶体管二十N20均为pnos晶体管。图1所示的迟滞比较器是在放大回路中加上正反馈，使得输入电压的阈值会根据输入信号而变化，从而具有滤除噪声的功能，即迟滞功能。然而这种迟滞比较器对于差分输入端IN+、IN-的输入信号的幅度有一定的要求，而对于不满足要求的输入信号首先需要进行降幅处理，这就会一定程度上影响输入信号的完整性。
技术实现思路
本专利技术所要解决的技术问题是提供一种自适应输入的迟滞比较器，提高了输入信号的适用范围，不需要过度限制输入信号从而保证了输入信号的完整性。为解决上述技术问题，本专利技术自适应输入的迟滞比较器包括第一级放大模块、正反馈模块、双端输入转单端输出模块、输出驱动模块，其具体电路结构为晶体管一的栅极接偏置电压一，源极接地；晶体管二的栅极接偏置电压二，源极接工作电压；晶体管三的栅极接正输入端，源极接晶体管一的漏极；晶体管四的栅极接正输入端，源极接晶体管二的漏极；晶体管五的栅极接负输入端，源极接晶体管二的漏极；晶体管六的栅极接负输入端，源极接晶体管一的漏极；晶体管七的栅极接晶体管四M4的漏极，晶体管七的源极接地；晶体管八的栅极和漏极相连并接晶体管四M4的漏极，晶体管八的源极接地；晶体管九的栅极和漏极相连并接晶体管五M5的漏极，晶体管九的源极接地；晶体管十的栅极接晶体管五M5的漏极，晶体管十的源极接地；晶体管十一的栅极和漏极相连并接晶体管三的漏极和晶体管十的漏极，晶体管十一的源极接工作电压；晶体管十二的栅极和漏极相连并接晶体管六的漏极和晶体管七的漏极，晶体管十二的源极接工作电压；晶体管十三的栅极和漏极相连，源极接地；晶体管十四的漏极和晶体管十三的栅极相连，晶体管十四的源极接地；晶体管十五的栅极和晶体管十三的栅极相连，晶体管十五的漏极和晶体管十四的栅极相连，晶体管十五的源极接地；晶体管十六的栅极和漏极相连并和晶体管十四的栅极相连，晶体管十六的源极接地；晶体管十七的栅极和晶体管三的漏极相连，晶体管十七的漏极和晶体管十三的栅极相连，晶体管十七的源极接工作电压；晶体管十八的栅极和晶体管六的漏极相连，晶体管十八的漏极和晶体管十四的栅极相连，晶体管十八的源极接工作电压；晶体管十九的栅极接接偏置电压三，源极接地；晶体管二十的栅极和晶体管十三的栅极相连，晶体管二十的源极和晶体管十九的漏极相连；晶体管二十一的栅极和晶体管十四的栅极相连，晶体管二十一的源极和晶体管十九的漏极相连；晶体管二十二的栅极和漏极相连并和晶体管二十的漏极相连，晶体管二十二的源极接工作电压；晶体管二十三的栅极和晶体管二十的漏极相连，晶体管二十三的漏极和晶体管二十一的漏极相连，晶体管二十三的源极接工作电压；晶体管二十四的栅极和晶体管二十一的漏极相连，晶体管二十四的源极接地；晶体管二十五的栅极和晶体管二十一的漏极相连，晶体管二十五的漏极和晶体管二十四的漏极相连，晶体管二十五的源极接工作电压；晶体管二十六的栅极和晶体管二十四的漏极相连，晶体管二十六的源极接地；晶体管二十七的栅极和晶体管二十四的漏极相连，晶体管二十七的漏极和晶体管二十六的漏极相连并作为信号输出端，晶体管二十七的源极接工作电压；所述第一级放大模块包括晶体管一至晶体管十二，正反馈模块包括晶体管十三至晶体管十八，双端输入转单端输出模块包括晶体管十九至晶体管二十三，输出驱动模块包括晶体管二十四至晶体管二十七。本专利技术迟滞比较器和传统的迟滞比较器相比，在第一级放大模块中设置了 NMOS 输入对(由两个NMOS构成)和PMOS输入对(由两个PMOS构成)，因而具有更大的输入范围，不需要过度限制前级的信号幅度，从而保证了前级信号的完整性，有利于解调也有利于系统的稳定工作。附图说明图1是现有的迟滞比较器的具体实现电路；图2是本专利技术迟滞比较器的具体实现电路。图中附图标记说明附 N20分别是晶体管一至晶体管二十；Ml M27分别为晶体管一至晶体管二十七；IN+、IN-为一对差分信号的输入端；OUT为信号输出端；VBl VB3分别为偏置电压一至偏置电压三。具体实施例方式请参阅图2，本专利技术自适应输入的迟滞比较器包括第一级放大模块、正反馈模块、 双端输本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：马和良，景一欧，倪昊，
申请(专利权)人：上海华虹集成电路有限责任公司，
类型：发明
国别省市：