具有精确可调阈值的高速差分比较器电路制造技术

本发明专利技术提供一种具有精确可调阈值电压的高速差分比较器电路。提供差分参考电压信号以控制比较器的阈值电压。参考信号的共模电压优选地跟踪由比较器电路处理的差分高速串行数据信号的共模电压。

【技术实现步骤摘要】
【国外来华专利技术】具有精确可调阈值的高速差分比较器电路
技术介绍
高速差分比较器(或者限幅器)在高速串行接ロ( “HSSI”)应用(例如用于在印刷电路板(“PCB”)上的两个或者更多集成电路(“1C”)器件之间的数据信号传送)中发挥重要作用。时钟和数据恢复(“CDR”)电路、判决反馈均衡器(“DFE”)电路和眼查看器电路都通常使用高速比较器以对输入信号(例如高速串行数据信号)采样/限幅以确定(做出判決)输入信号的逻辑或者数据电平在每个时间瞬间是否为ニ进制I或者ニ进制O。已知的高速差分比较器的阈值电压通常固定于零伏持。然而在许多应用中，具有可变差分阈值的高速比较器电路将合乎需要。例如，如果输入数据信号的眼图在竖直方向上(即关干与特定信号电压电平对应的水平轴)不对称，则用非零阈值对该数据信号采样可以有利地提供裕度以求更低错误率。(数据信号的眼图是由来自信号的多个数据位在信号的单个単位区间上的叠加而产生的。単位区间(“Π”)是数据信号中的任何一位的持续时间。典型眼图的水平轴是时间而竖轴是信号电压。)另一例子是眼查看器设计，该设计可以受益于 让可变阈值采样器扫描输入信号以重建眼图。(眼查看器电路可以是如下电路，该电路分析随时间的输入数据信号以便收集和组装关于该信号的信息，该信息适合于提供指示数据信号的眼图的图形显示或者其它输出。)本公开内容解决前述种类的需要。
技术实现思路
根据公开内容的某些可能方面，通过向高速差分比较器电路添加额外差分晶体管对向该电路给予可变阈值电压。比较器阈值的差分电压可以由添加的參考生成电路精确控制。也可以维持參考电压的共模以与输入信号的共模相同，从而使变化最小。公开内容的更多特征、它的性质和各种优点将从附图和下文具体描述中变得更清TL·, ο附图说明图I是示例性的已知差分比较器电路的简化示意框图。图I也包括若干示例性的信号波形，这些信号波形描绘在图I的电路的各种操作条件之下在该电路中的各种点或者节点的信号状态。比对相同水平时间轴绘制图I的所有波形，流逝时间沿着该时间轴向右增加。图2是若干信号波形采样的简化图，这些信号波形采样已经都叠加于ー个単位区间上以产生眼图或者眼型图。此图在说明公开内容的某些可能方面时有用。图3是在说明公开内容的某些其它可能方面时有用的另ー简化眼型图。图4是在说明公开内容的更多其它可能方面时有用的又一简化眼型图。图5大体上类似于图I、但是示出了根据公开内容某些可能方面的具有可控可变阈值电压的差分比较器电路的一个示例实施例。图6是根据公开内容的某些可能方面的可以与图5中所示类型的电路结合使用的电路的一个示例实施例的简化示意框图。图7是根据公开内容的某些可能方面的可以用于在图6和图5的电路之间产生连接的电路的一个示例实施例的简化示意框图。图8是根据公开内容的某些可能方面的可以用于控制图6中的某些电路元件的电路的ー个示例实施例的简化框图。图9是根据公开内容的某些可能方面的图8类型的电路的一个替代实施例的简化示意图。图10是根据本专利技术的某些可能方面的可以与图6、图7、图8和/或图9 一起使用的又一电路的ー个不例实施例的简化框图。具体实施例方式在图I中示出了典型收发器电路中的示例性的已知高速差分比较器电路10。电路10是“差分”电路，因为它接收和处理高速串行数字(即ニ进制)数据信号，该信号实际上 是两个互补(或者差分)信号Vip和Vin。换而言之，当Vip处于它的两个(ニ进制)电压中的较高电压时，Vin处于它的两个(ニ进制)电压中的较低电压。类似地，无论Vip何时在它的两个电压中的较低电压，Vin在它的两个电压中的较高电压。虽然串行数据信号因此实际上是两个互补信号，但是这里将有时以单数形式(例如“数据信号”、“串行数据信号”等)引用它，并且这可以适用于输入数据信号、输出数据信号(也通常在显示中为差分。)或者电路中别处的任何其它差分信号。例如，输入数据信号有时可以仅缩写为Vip (或者由Vip代表性地指示)。类似地，差分输出数据信号D和DB有时可以仅缩写为OUT (或者由OUT代表性地指示)。在有必要对形成差分信号对的两个互补信号进行单独引用吋，每个这样的单独信号可以称为差分信号的组成。如图I中所示，比较器电路10包括相互并联连接于电源电压VCC与接地电压VSS之间的两个相似电路。这些电路中的一个电路包括PMOS晶体管20a、NMOS晶体管30a和NMOS晶体管40a，这些晶体管的源扱-漏极路径相互串联连接(以刚才已经提到晶体管的顺序)于VCC与可连接到接地的节点50之间。比较器10的其它电路包括PMOS晶体管20b、NMOS晶体管30b和NMOS晶体管40b，这些晶体管的源极-漏极路径相互串联连接(以刚才提到的顺序)于VCC与节点50之间。晶体管20a和晶体管30a的栅极相互连接并且也连接到在晶体管20b和晶体管30b的源极-漏极路径之间的数据输出节点Vop或者D。晶体管20b和晶体管30b的栅极相互连接并且也连接到在晶体管20a和30b的源极-漏极路径之间的互补数据输出节点Von或者DB。晶体管20a的源极-漏极路径由与该源极_漏极路径并联连接的开关22a选择性地可短路。晶体管20b的源极-漏极路径类似地由与该源极-漏极路径并联连接的开关22b选择性地可短路。无论何时确立时钟信号CLKB (即无论CLKB在图I中所示CLKB波形中何时为逻辑I或者高)，开关22a和开关22b都电闭合。无论何时不确立时钟信号CLKB (即无论CLKB在图I中所示CLKB波形中何时为逻辑O或者低)，开关22a和22b都电断开。闭合开关22使晶体管20的源极-漏极路径短路。晶体管20a和晶体管20b的栅极经由开关24选择性地相互连接。无论何时确立CLK,开关24都电闭合(由此互连晶体管20a和晶体管20b的栅极)。无论何时确立CLKB，开关24都电断开。向晶体管40a的栅极施加Vip。向晶体管40b的栅极施加Vin。节点50经由开关52选择性地可连接到VSS。无论何时确立时钟信号CLK，开关52都电闭合(由此将节点50连接到VSS)。(CLK是CLKB的补码(逻辑反码)。)无论何时确立CLK，开关52都电断开。所有开关22、24和52通常是晶体管开关。向D型触发器(“DFF”)电路60的相似命名的互补输入施加描述至此的电路的互补数据输出D和DB。DFF 60由采样时钟信号CLKS钟控。如从图I的下部分中所示波形(比对相同(共同)水平时间轴描绘所有波形，流逝时间沿着该时间轴从左向右増加)可见，CLKS通常与CLK在相位上相差约90度(即在时间上相对于CLK延迟)。(CLKB当然与CLK在相位上相差180度。)DFF 60由CLKS钟控以在CLKS中的每个上升沿(或者电平转变)上对D和DB采样。DFF 60随后输出它在它如刚才描述的那样对D和DB采样时发现的逻辑电平(作为它的DATA输出信号)。在CLK/CLKB信号的其中确立CLKB(即CLKB为逻辑I或者处于它的较高电压电平)的阶段期间，比较器10在可以称为复位状态的状态中，在该复位状态中，Vop(或者D) 和Von(或者DB)均等于VCC(因为开关22a和22b均电闭合)。然而，在CLK/CLKB信号的其中确立CLK(即CLK为逻辑I或者处于它的较高电压电平本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.03.11 US 12/722,3191.一种差分比较器电路，包括 第一电路和第二电路，相互并联连接于电源电压源与可连接到接地的第一节点之间，所述第一电路包括第一输出部分和第一 NMOS晶体管,所述第二电路包括第二输出部分和第二 NMOS晶体管，差分输入信号的第一组成和第二组成分别连接到所述第一 NMOS晶体管的栅极和所述第二 NMOS晶体管的栅极； 第三NMOS晶体管，具有它的与所述第一 NMOS晶体管的源极-漏极路径并联连接的源极_漏极路径； 第四NMOS晶体管，具有它的与所述第二匪OS晶体管的源极-漏极路径并联连接的源极_漏极路径；以及 差分参考电压源，连接到所述第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极。2.根据权利要求23所述的电路，还包括 第一选择性地可闭合开关电路和第二选择性地可闭合开关电路，分别与所述第一 PMOS晶体管的源极-漏极路径和所述第二 PMOS晶体管的所述源极-漏极路径并联连接； 第三选择性地可闭合开关电路，连接于所述第一 PMOS晶体管的栅极和第二 PMOS晶体管的所述栅极之间；以及 第四选择性地可闭合开关电路，连接于所述第一节点与接地之间，其中所述第四开关电路响应于时钟信号的确立而闭合、否则断开，并且其中所述第一开关电路、所述第二开关电路和所述第三开关电路响应于所述时钟信号的补码的确立而闭合、否则断开。3.根据权利要求I所述的电路，还包括 寄存器电路，具有连接到所述第一输出部分和所述第二输出部分的差分数据输入。4.根据权利要求2所述的电路，还包括 寄存器电路，具有连接到所述第一输出节点和所述第二输出节点的差分数据输入，其中所述寄存器电路由在所述时钟信号的确立与所述时钟信号的所述补码的确立之间确立的采样时钟信号钟控以对由所述差分数据输入指示的数据进行采样和存储。5.根据权利要求I所述的电路，其中所述差分参考电压源包括 所述差分输入信号的所述第一组成和所述第二组成的共模电压源；以及 运算放大器电路，具有第一输入，连接到所述第一组成和所述第二组成的所述共模电压源；第二输入，连接到所述差分参考电压的共模电压源；以及输出，提供用于所述差分参考电压的所述共模电压源的控制信号。6.根据权利要求5所述的电路，其中所述差分参考电压的所述共模电压源包括 PMOS晶体管，具有栅极，连接到所述运算放大器电路的所述输出；以及源极-漏极路径，与电阻器网络串联连接于所述电源电压源与接地之间。7.根据权利要求6所述的电路，其中所述电阻器网络包括 第一抽头式电阻器，串联连接于所述PMOS晶体管的所述源极-漏极路径与提供所述差分参考电压的所述共模电压的节点之间；以及 第二抽头式电阻器，串联连接于提供所述差分参考电压的所述共模电压的所述节点与接地之间。8.根据权利要求7所述的电路，其中提供所述差分参考电压的所述共模电压的所述节点连接到所述运算放大器电路的所述第二输入。9.根据权利要求7所述的电路，其中所述第一抽头式电阻器包括 在沿着所述第一抽头式电阻器的相应不同点的多个第一抽头，并且其中所述电路还包括 第一多个开关，每个开关选择性地将所述第一抽头中的相应第一抽头连接到供应所述差分参考电压的第一组成的第一参考电压节点。10.根据权利要求9所述的电路，其中所述第二抽头式电阻器包括 在沿着所述第二抽头式电阻器的相应不同点的多个第二抽头，并且其中所述电路还包括 第二多个开关，每个开关选择性地将所述第二抽头中的相应第二抽头连接到供应所述差分参考电压的第二组成的第二参考电压节点。11.根据权利要求10所述的电路，还包括 路由电路，用于将所述第一参考电压节点可控地连接到所述第四NMOS晶体管或者所述第三NMOS晶体管中的任何一个NMOS晶体管的所述栅极而又将所述第二参考电压节点可控地连接到所述第四NMOS晶体管和所述第三NMOS晶体管中的另一 NMOS晶体管的所述栅极。12.根据权利要求10所述的电路，还包括 用于控制所述第一开关中的哪一个开关将闭合并且所述第二...

【专利技术属性】
技术研发人员：丁玮琦，潘明德，
申请(专利权)人：阿尔特拉公司，
类型：
国别省市：