降低P型涂敷源工艺的P/N结电容和漏电的方法技术

本发明专利技术提供一种降低P型涂敷源工艺的P/N结电容和漏电的方法，包括步骤：提供位于晶圆上的N型衬底，其上有N型外延层；在N型外延层上生长氧化层，后开出窗口；在晶圆表面涂敷P型乳胶掺杂源；对晶圆作热处理，将P型乳胶掺杂源中的P型杂质通过窗口作预扩散进入N型外延层中；漂去晶圆表面残留的P型乳胶掺杂源及附带形成的第二氧化层；将晶圆置于炉管中进行带氧推进，将P型杂质在N型外延层中作再扩散；将N型外延层以上的部分湿法全抛；低温下采用LPCVD在N型外延层表面淀积第四氧化层；在第四氧化层上开出接触孔，其内淀积金属。本发明专利技术有效降低了P/N结电容和减少漏电，成本极小且工艺改进相对简单。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，具体来说，本专利技术涉及一种降低P型涂敷源工艺的P/N结电容和漏电的方法。
技术介绍
因为高频器件的广泛应用，当前市场需求低电容和稳定击穿的TVS器件。为了达到这样的目的，许多工艺手段被引入到半导体制造中。但是许多工艺复杂程度高、效果差且成本大。例如，在制造P/N结的工艺过程中，前层次工艺残留的氧化层因为工艺原因，掺杂或吸杂导致P/N结电容和漏电增加，对P/N结的品质造成了直接影响。
技术实现思路
本专利技术所要解决的技术问题是提供一种降低P型涂敷源工艺的P/N结电容和漏电的方法，能够克服现有技术中存在的缺点。为解决上述技术问题，本专利技术提供一种降低P型涂敷源工艺的P/N结电容和漏电的方法，包括步骤提供位于半导体晶圆上的N型半导体衬底，在所述N型半导体衬底上形成N型外延层;在所述N型外延层上生长第一氧化层，后在其上开出窗口 ；在所述晶圆表面涂敷P型乳胶掺杂源；将所述晶圆置于炉管中作热处理，将所述P型乳胶掺杂源中的P型杂质通过所述窗口作预扩散进入其下的所述N型外延层中；漂去所述晶圆表面残留的所述P型乳胶掺杂源以及在上述预扩散过程中附带形成的含杂质的第二氧化层，露出所述窗口 ；将所述晶圆置于炉管中进行带氧推进，将所述P型杂质在所述N型外延层中作再扩散，所述窗口又被新形成的第三氧化层覆盖；采用湿法刻蚀法将所述N型外延层以上的部分全部抛掉，露出所述N型外延层；在低温下采用低压化学气相淀积法在所述N型外延层的表面淀积第四氧化层；在所述第四氧化层上开出接触孔，其内淀积金属。可选地，所述P型乳胶掺杂源为液态硼源。可选地，将所述晶圆置于炉管中作预扩散和再扩散的温度范围可以分别为 80(TC ΙΟΟΟ 和 ΙΟΟΟ 120(TC。可选地，所述湿法刻蚀的溶液为HF溶液或者BOE溶液。可选地，在所述N型外延层的表面淀积第四氧化层的温度范围为400°C 700°C。可选地，所述接触孔内淀积的金属包括铝。与现有技术相比，本专利技术具有以下优点本专利技术通过湿法全抛N型外延层表面的各氧化层，再重新低温生长新氧化层，可以有效降低P/N结电容和减少漏电。本专利技术通过极小的成本和相对简单的工艺改进，明显改善了 P/N结的性能。附图说明本专利技术的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显，其中图I为本专利技术一个实施例的降低P型涂敷源工艺的P/N结电容和漏电的方法流程图；图2至图7为本专利技术一个实施例的降低P型涂敷源工艺的P/N结电容和漏电的P/ N结制造过程剖面图。具体实施例方式下面结合具体实施例和附图对本专利技术作进一步说明，在以下的描述中阐述了更多的细节以便于充分理解本专利技术，但是本专利技术显然能够以多种不同于此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下根据实际应用情况作类似推广、演绎，因此不应以此具体实施例的内容限制本专利技术的保护范围。图I为本专利技术一个实施例的降低P型涂敷源工艺的P/N结电容和漏电的方法流程图。如图I所示，该方法可以包括执行步骤S101，提供位于半导体晶圆上的N型半导体衬底，在N型半导体衬底上形成N型外延层；执行步骤S102，在N型外延层上生长第一氧化层，后在其上开出窗口 ；执行步骤S103，在晶圆表面涂敷P型乳胶掺杂源；执行步骤S104，将晶圆置于炉管中作热处理，将P型乳胶掺杂源中的P型杂质通过窗口作预扩散进入其下的N型外延层中；执行步骤S105，漂去晶圆表面残留的P型乳胶掺杂源以及在上述预扩散过程中附带形成的含杂质的第二氧化层，露出窗口 ；执行步骤S106，将晶圆置于炉管中进行带氧推进，将P型杂质在N型外延层中作再扩散，窗口又被新形成的第三氧化层覆盖；执行步骤S107，采用湿法刻蚀法将N型外延层以上的部分全抛，露出N型外延层；执行步骤S108，在低温下采用低压化学气相淀积法在N型外延层的表面淀积第四氧化层；执行步骤S109，在第四氧化层上开出接触孔，其内淀积金属。图2至图7为本专利技术一个实施例的降低P型涂敷源工艺的P/N结电容和漏电的P/ N结制造过程剖面图。需要注意的是，这些以及后续其他的附图均仅作为示例，其并非是按照等比例的条件绘制的，并且不应该以此作为对本专利技术实际要求的保护范围构成限制。如图2所示，提供位于半导体晶圆(未图示)上的N型半导体衬底201，在N型半导体衬底201上形成N型外延层202。接着，在N型外延层202上生长第一氧化层(也叫初始氧化层)203，然后在其上开出窗口 204。开出窗口 204的方法可以为本领域技术人员熟知的干法刻蚀法，对此不作展开详述。如图3所示，在晶圆表面涂敷P型乳胶掺杂源205，该P型乳胶掺杂源205可以为液态或者胶质态硼源。下一步，将晶圆置于炉管中作热处理，其炉管温度可以为800°C 1000°C，以将P 型乳胶掺杂源205中的P型杂质通过窗口 204作预扩散进入其下的N型外延层202中。在上述预扩散过程中，上述P型乳胶掺杂源205中的一部分会受热附带形成含杂质的第二氧化层207，可能会与P型乳胶掺杂源205共同存在于该晶圆的表面上。如图4所示，漂去晶圆表面残留的P型乳胶掺杂源205以及在上述含杂质的第二氧化层207，露出窗口 204。然后，如图5所示，将晶圆再一次置于炉管中进行带氧推进，其炉管温度可以为 1000°C 1200°C，将P型杂质在N型外延层202中作再扩散，窗口 204又被新形成的第三氧化层209覆盖。由于窗口 204以外的地方有第一氧化层203的保护,氧气不能与其下方的硅材料直接接触，故在除了窗口 204之外的其他地方基本不形成第三氧化层209，其主要还是集中在窗口 204区域中。在此步骤之后，现有常规的工艺是直接在第三氧化层209表面开一接触孔，然后淀积金属。由于推进温度高、时间长，受自掺杂的影响，第三氧化层209中有少部分的杂质， 这会引起高压时P/N结产生漏电和结电容增大。而在本实施例中，如图6所示，则采用湿法刻蚀法将N型外延层202以上的易受自掺杂影响的氧化层部分全抛，露出N型外延层202表面。该湿法刻蚀的溶液可以为本领域常用的HF溶液或者BOE溶液。最后，如图7所示，在低温下(一般可以为400°C 700°C)采用低压化学气相淀积法(LPCVD)在N型外延层202的表面淀积第四氧化层211。低温工艺既避免了对P/N结器件结深的影响，又避免了自掺杂的影响。由此，在第四氧化层211上开出接触孔213，其内淀积金属(未图示)。在本实施例中，接触孔213内淀积的金属可以包括招。本专利技术通过湿法全抛N型外延层表面的各氧化层，再重新低温生长新氧化层，可以有效降低P/N结电容和减少漏电。本专利技术通过极小的成本和相对简单的工艺改进，明显改善了 P/N结的性能。本专利技术虽然以较佳实施例公开如上，但其并不是用来限定本专利技术，任何本领域技术人员在不脱离本专利技术的精神和范围内，都可以做出可能的变动和修改。因此，凡是未脱离本专利技术技术方案的内容，依据本专利技术的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本专利技术权利要求所界定的保护范围之内。权利要求1.一种降低P型涂敷源工艺的P/N结电容和漏电的方法，包括步骤提供位于半导体晶圆上的N型半导体衬底(201)，在所述N型半导体衬底(201)上形成 N型外延层本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：芦冬云，吴昊，盛磊，薛维平，
申请(专利权)人：上海先进半导体制造股份有限公司，
类型：发明
国别省市：