在精密的制造技术中，通过在厚度不同的栅极介电材料中提供在高K介电材料(253)内具有实质上相同空间分布的功函数调整物质(254A)，可在早期制造阶段中调整晶体管组件的功函数以及阈值电压。在并入功函数调整物质(254A)后，可通过选择性地形成额外的介电层而调整栅极介电材料的最终厚度，使得栅极电极结构(250A，250B)的另外的图案化可以高度兼容于习知制造技术的方式来完成。因此，得以避免重新调整具有厚度不同的栅极介电材料的晶体管(260A，260B)的阈值电压所要用到的极复杂制程。
【技术实现步骤摘要】
【国外来华专利技术】
一般而言，本专利技术是有关含有先进的晶体管组件的高精密集成电路的制造，其包括含有高K栅极介电质的栅极电极。
技术介绍
先进的集成电路，例如中央处理单元(CPU)、储存装置、专用集成电路 (application specific integrated circuit ;ASIC)等等，包括根据指定的电路布局而位于给定的芯片区域上的大量电路组件。在各式各样的集成电路中，场效应晶体管代表实质上决定集成电路的效能的一种重要类型的电路组件。一般而言，实施有多个制程技术用于形成场效应晶体管，其中，就许多类型的复杂电路而言，MOS技术由于在操作速度及/或功率消耗及/或成本效益上具有优越特性而成为其中一种最有前景的方法。在制造使用例如MOS技术的复杂集成电路时，数百万个晶体管(例如，N-沟道晶体管及/或P-沟道晶体管)形成在含有结晶半导体层的基板上。场效应晶体管(不论考虑的是N-沟道晶体管或 P-沟道晶体管)典型包括所谓的PN结(PN junction)，是由高浓度掺杂区域(也就是漏极和源极区域)与设置邻近于高浓度掺杂区域的轻微掺杂或无掺杂区域(例如沟道区域)之间的接口所形成。在场效应晶体管中，沟道区域的导电率(亦即导电沟道的驱动电流能力) 是受到栅极电极所控制，栅极电极邻接沟道区域而形成并且与沟道区域之间以薄绝缘层隔开。在由于施加适当控制电压至栅极电极而形成导电沟道之后，沟道区域的导电率是根据掺杂浓度、电荷载子的移动率而定，以及就晶体管宽度方向的沟道区域的给定延伸而言，是根据源极和漏极之间的长度(也称作沟道长度)而定。因此，沟道长度的缩小，以及与其相关的沟道电阻率的减小(接着会因为尺寸的减小而导致栅极电阻率的增加)，一直是增加集成电路的操作速度的主要设计准则。目前，由于有不受限制的可用性、硅与相关材料的广为人知的特性以及过去50年来所累积的过程和经验，所以绝大多数的集成电路皆以硅为基材。因此，硅很有可能仍然是未来设计用来量产的电路世代的首选材料。硅在制造半导体装置中扮演重要角色的其中一个原因是硅/ 二氧化硅接口的优越特性，其允许不同区域彼此之间能有可靠的电性绝缘。 硅/ 二氧化硅接口在高温时稳定，从而(若有需要)允许后续高温制程的执行，例如在退火循环期间活化掺杂物以及修补结晶损伤，而不会牺牲接口的电性特性。针对以上指出的理由，在场效应晶体管中，二氧化硅一直较佳地被用作为让栅极电极与硅沟道区域分隔的栅极绝缘层的基本材料，通常包括多晶硅或其它材料。在场效应晶体管的持续改善的装置效能中，沟道区域的长度一直持续被减小以改善切换速度和驱动电流能力。因为晶体管效能是受到供应至栅极电极的电压所控制，用以将沟道区域的表面转化(invert)成充分高的电荷密度，而提供给定的供应电压有想要的驱动电流，所以必须维持在由栅极电极、沟道区域和设置在两者之间的二氧化硅所形成的电容器有一定程度的电容耦合(capacitive coupling)。具有极低供应电压以及因此降低的阈值电压的极缩小晶体管可能遭受到漏电流指数性增加的问题，同时也需要增强栅极电极至沟道区域的电容耦合。因此，二氧化硅层的厚度必须对应地减小，以便在栅极与沟道区域之间提供想要的电容值。例如，大约80nm的沟道长度可能需要由薄至大约1. 2nm的二氧化硅所制成的栅极介电质。虽然，使用具有极薄栅极介电质的高速晶体管可能受限于高速信号路径，而有较厚栅极介电质的晶体管组件可能用于较不重要的电路部分(例如储存晶体管组件等等)，但是即使只有速度必要路径的晶体管是基于极薄闸极氧化物而形成，电荷载子直接穿隧通过超薄二氧化硅间极绝缘层所造成的极高漏电流可能会达到氧化物厚度范围为1至2nm的值， 而这不符合许多类型电路的需求。因此，一直考虑更换二氧化硅以作为栅极绝缘层的材料，尤其是用于极薄二氧化硅栅极层。可能的替代材料包括呈现出明显较高的介电常数的材料，使得对应形成的栅极绝缘层的实际较大厚度提供极薄二氧化硅层所得到的电容耦合。因此建议以高介电常数材料(例如氧化钽(Tii2O5)具有K大约25、氧化锶钛(SrTiO3)具有K大约150、氧化铪(HfO2)、 HfSiO、氧化锆(ZrO2)等等)取代二氧化硅。众所周知的是，栅极介电材料的功函数可能明显影响最终获得的、目前通过掺杂多晶硅材料所完成的场效应晶体管的阈值电压，可结合习知栅极电极结构中以氧化硅为基础的材料使用。在引入高K介电材料后，适当功函数的调整可能需要将适当金属物质并入栅极介电材料，例如以镧、铝等等形式，以便获得适当功函数以及P-沟道晶体管和N-沟道晶体管的阈值电压。此外，敏感的高K介电材料在处理期间可能必须受到保护，而与广为接受的材料(例如硅等)接触可能被视为不利的，因为费米层O^ermi level)在用多晶硅材料接触到高K介电材料(例如氧化铪)后可能明显受到影响。因此，在早期制造阶段设置时，可典型在高K介电材料上设置含金属帽盖材料(cap material)。另外，含金属材料可提供优越的导电率，也可避免在多晶硅闸极电极结构中可观察到的任何空乏区。因此，在广为接受的CMOS制程技术中引入多个额外制程步骤和材料系统以便形成栅极电极结构，其包含高K介电材料以及含金属电极材料。在其它方法中，可应用栅极电极结构被设置为占位材料系统(placeholder material systems)的取代栅极方法，其中，在完成基本晶体管组构之后，栅极电极结构可用至少适当的含金属电极材料以及可能的高K介电材料来取代， 从而需要复杂的制程顺序用于去除初始的栅极材料(例如多晶硅)以及形成适当的金属物质，其中适当的功函数值也必须通过并入对应的功函数调整物质来调整，如上所讨论者。除了通过在精密的半导体装置中并入高K介电材料而增强栅极电极结构的效能之外，通常必须设置具有不同特性(例如，不同的泄漏行为)的晶体管组件，从而需要具有不同材料组成及/或不同厚度的栅极介电材料。在某些习知方法中，高K介电材料以及任何功函数调整物质是在早期制造阶段中设置，其中不同厚度的栅极介电材料也可设置在不同的装置区域中，以提供不同的晶体管类型，或任何其它的电路组件，例如多晶硅电阻器等。 将参阅第Ia图至第Ig图做更详细地描述。然而，结果是用于提供栅极电极结构有不同组成的栅极介电质的习知制程策略可能造成明显的阈值电压变化，如参考图Ia至Ig而详细叙述者。图Ia示意地说明半导体装置100的剖面图，其包括基板101以及形成于基板101 上方的半导体层102。半导体层102通常以硅材料的形式设置，如上所述。此外，第一半导体区域或主动区域102A以及第二半导体区域或主动区域102B是设置在半导体层102中。 主动区域102A、102B应理解为半导体区域，基于包含高K介电材料的栅极电极结构所形成的晶体管组件形成在此半导体区域中及上方。在所示范例中，假设栅极介电质厚度缩减的栅极电极结构形成在半导体区域102A上，而具有栅极介电材料厚度增加的栅极电极结构形成在半导体区域102B上。再者，在所示制造阶段中，栅极介电材料151是选择性地形成在半导体区域102B上且由具有特定厚度(例如具有数纳米的厚度)的二氧化硅构成，视装置需求或形成在半导体区域102B中及上方的任何晶体管而定。如图Ia所示的半本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：T·斯彻普尔，A·魏，M·特伦茨施，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：
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