一种制作在第一导电类型的基本上单晶的衬底上的改进的分裂栅非易失性存储单元，包括第二导电类型的第一区域、第二导电类型的第二区域、以及在所述衬底上的所述第一区域和所述第二区域之间的沟道区。所述存储单元具有在所述沟道区的一部分上的选择栅，在所述沟道区的另一部分上的浮栅，在所述浮栅和邻近于浮栅的擦除栅上的控制栅。所述擦除栅具有延伸到所述浮栅上方的突出部分。所述突出部分的尺寸与在所述浮栅和擦除栅之间的垂直分开的尺寸的比值大约在1.0和2.5之间，从而使擦除效率提高。
【技术实现步骤摘要】
本专利技术涉及一种具有选择栅、浮栅、控制栅以及擦除栅的非易失性闪速存储单元， 其中所述擦除栅具有与浮栅呈一定尺寸比例的突出部分。本专利技术还涉及该闪速存储单元的阵列，以及该单元和阵列的制造方法。
技术介绍
具有选择栅、浮栅、控制栅以及擦除栅的分裂栅非易失性闪速存储单元在本领域中是公知的，例如参见美国专利6，747’ 310。本领域中还公知的是在浮栅上具有突出部分的擦除栅，例如参见美国专利5，M2，848。通过全部引用而将上述两个在先公开包含于此。迄今为止，在现有技术中并未教导或公开过擦除栅的相对浮栅的突出部分能够在一定限度内提高擦除效率。因此，本专利技术的目的之一是通过擦除栅和浮栅之间的某种尺寸关系来提高这种存储单元的擦除效率。
技术实现思路
在本专利技术中，分裂栅非易失性存储单元被制造在第一导电类型的基本上单晶的衬底中。所述存储单元具有第二导电类型的第一区域、第二导电类型的第二区域、以及在所述衬底中所述第一区域和所述第二区域之间的沟道区。所述存储单元具有与所述沟道区的第一部分绝缘且相间隔的选择栅。所述存储单元还具有与所述沟道区的第二部分绝缘且相间隔的浮栅。所述浮栅具有最接近于所述选择栅的第一末端，以及最远离于所述选择栅的第二末端。与所述衬底绝缘且相隔离的擦除栅，其最接近于所述浮栅的第二末端。与所述浮栅、所述选择栅以及所述擦除栅绝缘且相间隔的控制栅，其被布置于所述浮栅上方，并在所述擦除栅和所述选择栅之间。所述擦除栅还具有两个电连接的部分横向邻近且绝缘于所述浮栅的第二末端的第一部分，以及叠加在所述浮栅上方且与之相绝缘的邻近所述控制栅的第二部分。所述擦除栅的第二部分与所述浮栅相间隔第一距离，所述第一距离是在基本上与从第一区域指向第二区域的方向相垂直的方向上进行测量的。所述擦除栅的第二部分具有最接近于所述控制栅的末端，并且所述擦除栅的第一部分具有最接近于所述浮栅的末端。所述擦除栅的第二部分以第二距离叠加在所述浮栅上方，所述第二距离是在大体上与第一距离的方向相垂直的方向上，从最接近于所述控制栅的所述擦除栅的第二部分的末端到最接近于所述浮栅的所述擦除栅的第一部分的末端进行测量的。最后，所述第二距离与第一距离的比值大约在1. 0和2. 5之间。本专利技术还涉及上述存储单元的阵列。附图说明图IA为本专利技术的改进的非易失性存储单元的横截面视图。图IB为图IA所示的存储单元的局部放大图，其中更详细的显示出擦除栅的突出部分与浮栅之间的尺寸关系。图2为示意出本专利技术的所改进存储单元的擦除效率提高的曲线图。图3(A_L)为制造本专利技术存储单元的一个实施例的一个工艺过程的横截面视图。图4(A_L)为制造本专利技术存储单元的另一个实施例的另一个工艺过程的横截面视图。具体实施例方式参看图1A，示出了本专利技术的改进的非易失性存储单元10的横截面视图。该存储单元10被制造在基本上单晶的衬底12上，例如P型导电类型的单晶硅。在衬底12中具有第二导电类型的第一区域14。如果第一导电类型为P，则第二导电类型为N。与第一区域相间隔的为第二导电类型的第二区域(扩散区域(SL)) 16。在第一区域14和第二区域16之间的是沟道区18，其提供在第一区域14和第二区域16之间的电荷的传导。被置于衬底12上方，与之相间隔并相绝缘的为选择栅20，也公知为字线20。将该选择栅20置于沟道区18的第一部分上。沟道区18的第一部分紧邻第一区域14。这样，选择栅20几乎不与或完全不与第一区域14重叠。浮栅22也被置于衬底12上，且与之间隔并绝缘。将浮栅22布置在沟道区18的第二部分以及第二区域16的一部分上。沟道区18 的第二部分不同于沟道区18的第一部分。这样，浮栅22被横向间隔于选择栅20，并与之相绝缘，但邻近选择栅20。擦除栅M被布置在第二区域16上方，与之相间隔开，并绝缘于衬底12。擦除栅M被横向间隔于浮栅22，并与之相绝缘。选择栅20对着浮栅22的一侧，而擦除栅M对着浮栅22的另一侧。最后，置于浮栅22上的与之相绝缘并被间隔开的是控制栅26。控制栅沈分别与擦除栅M和选择栅20相绝缘且留有间隔，并被置于擦除栅M和选择栅20之间。至此，上述对存储单元10的描述为美国专利6，747’ 310所公开。在本专利技术的改进中，擦除栅M具有突出于浮栅22之上的部分，其在图IB中更详细地示出。擦除栅M包括电连接的两个部分。尽管在本专利技术中这两个部分可以相互分离且电连接，但在优选的实施例中，所述两个部分构成整体结构。擦除栅M的第一部分横向紧邻于浮栅22，并且位于第二区域16的上方。擦除栅M的第一部分具有最接近于浮栅22 的末端32。擦除栅M的第二部分横向邻近于控制栅沈，并且突出浮栅22之上一部分。擦除栅的第二部分具有最接近于控制栅26的末端34。如图IB所示，将末端34和32之间的水平距离(如沿第一区域14和第二区域16之间的方向进行测量)称为“EG突出部分”。横向邻近于控制栅沈且突出浮栅22之上的擦除栅M的第二部分，也在垂直方向上与浮栅22 之间留有间隔。如图IB所示，将浮栅22和擦除栅对的第二部分之间的如在“垂直”方向上所测的垂直距离称为“Tox”。测量“Tox”垂直距离的方向与“EG突出部分”水平距离的方向基本上垂直。如在美国专利6，747’ 310中所述的，存储单元10借助电子通过福勒-诺德海姆 (Fowler-Nordheim)机理从浮栅22隧穿到擦除栅来进行擦除。进一步，为了改善擦除机制， 浮栅22具有最接近于擦除栅M的尖角以增强擦除时的局部电场，从而提高电子从浮栅22的角到擦除栅M的流动。已经发现当“EG突出部分”与“Tox”的比值在大约1. 0和2. 5之间时，擦除效率提高，如图2所示。参考图2，示出了 FTV、CR和Verase的曲线图，其分别为 “EG突出部分7“Tox”比值的函数。Verase是擦除操作过程中施加于擦除栅M的电压，其能够将存储单元充分擦除到状态“1”。Verase = (FTV+Qre/Ct。tal) / (1-CR)。Ct。tal是在浮栅 22与周围所有节点之间的总电容。CR是擦除栅M和浮栅22之间的耦合比。CR = CEe_re/ Ct。tal，其中CEe_re是擦除栅M和浮栅22之间的电容。Qfg是在对应于状态“1”的浮栅上的净电荷。FTV是将存储单元擦除至状态“1”所需的擦除栅M和浮栅22之间的电压差。当 “EG突出部分”明显小于“Tox”时，邻近于浮栅22角的隧道氧化物中的电子隧穿势垒在电学上受到附近耦合栅沈低电势的影响，导致FTV的增长，从而使Verase提高。当“EG突出部分”明显大于“Tox”时，CR提高，从而也提高了 Verase。如图2所示，曲线30示出当“EG 突出部分”/ “Tox”比值为大约1.6时Verase最小。随着对Verase需求的降低，对电荷泵的需求也类似的降低，因此提高了擦除效率。这里有两个本专利技术存储单元10的实施例。所述存储单元10的选择栅20和浮栅之间被绝缘区Wl隔开。在存储单元10的第一个实施例中，区域Wl为二氧化硅，将其称之为存储单元10的选项A。在存储单元10的第二个实施例中，区域Wl为包括二氧化硅、氮化硅以及二氧化硅的复合层，将该实施例称之为单元10的选项B。参考图3(A_L)，其示出在制作本专利技术的单元10选本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：刘娴，A·李维，A·康托夫，Y·托卡谢弗，V·马科夫，J·Y·贾，CS·苏，胡耀文，
申请(专利权)人：美商矽储科技股份有限公司，
类型：发明
国别省市：
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