一种半导体装置，具备：主元件，具有绝缘门极双极性晶体管构造；和感应元件，具有回授电容比上述主元件大的绝缘门极双极性晶体管构造。上述主元件连接在集电极端子与发射极端子之间。上述感应元件经由感应电阻相对于上述主元件并联连接在上述集电极端子与上述发射极端子之间。
【技术实现步骤摘要】
本专利技术涉及半导体装置。
技术介绍
已知有将在I个芯片内并联连接的多个绝缘门极双极性晶体管(Insulated Gate Bipolar Transistor IGBT)中的一部分作为感应IGBT使用、检测IGBT(主IGBT)的电流的技术。感应IGBT的发射极经由感应电阻连接在与主IGBT共用的发射极端子上。通过测量感应电阻的电压下降，能够测量流过感应IGBT的电流(感应电流)。但是，存在开关时的感应电流与稳态动作时的感应IGBT和主IGBT的比率不同的问题。
技术实现思路
本专利技术提供一种抑制开关时的感应电流的变动的半导体装置。根据技术方案，半导体装置具备主元件，具有绝缘门极双极性晶体管构造；和感应元件,具有回授电容比上述主元件大的绝缘门极双极性晶体管构造。上述主元件连接在集电极端子与发射极端子之间。上述感应元件经由感应电阻相对于上述主元件并联连接在上述集电极端子与上述发射极端子之间。根据本专利技术的技术方案，能够抑制半导体装置的开关时的感应电流的变动。附图说明图I是实施方式的半导体装置的等效电路图。图2是实施方式的半导体装置的示意剖视图。图3(a)及图3(b)是比较例的半导体装置的等效电路图。图4是比较例的半导体装置的接通时的电流波形图。图5(a)及图5(b)是实施方式的半导体装置的接通时的电流波形图。图6(a)是另一实施方式的半导体装置的等效电路图，图6(b)是图6(a)的感应元件的接通时的电流波形图。图7是表示第2感应元件的阈值电压相对于第I感应元件的阈值电压的相对值、 与第I感应元件的密勒期间中的第2感应元件的电流的关系的图。具体实施方式图3(a)表示具有电流检测功能的比较例的半导体装置的等效电路图。该半导体装置具备具有绝缘门极双极性晶体管(Insulated Gate Bipolar Transistor IGBT)构造的主元件10、和具有与主元件10相同的绝缘门极双极性晶体管构造的感应元件30。主元件10连接在集电极端子C与发射极端子E之间。感应元件30经由感应电阻40相对于主元件10并联连接在集电极端子C与发射极端子E之间。图3(b)是将主元件10和感应元件30分别模型化为纯电阻(単純抵抗)的等效电路图。将感应元件30的发射极与感应电阻40的连接节点用S表示。如果设主元件10的集电极与发射极间电压为VCE、流到主元件10中的电流为 Imain、主元件10的电阻为Rmain、感应元件30的集电极与节点S间电压为VCS、流到感应元件30及感应电阻40中的电流为Isence、感应元件30的电阻为Rsence、感应电阻40的电阻为Rs,则Rsence = VCS/Isence... (I)Rmain = VCE/Imain... (2)VCE = VCS+Rs X Isence... (3)成立。根据这些式(I) ⑶，Isence = (Rmain/ (Rsence+Rs)) X Imain= (1/Sratio (1+Rs/Rsence)) XImain... (4)这里，Sratio表不感应比(七 > > 比)Rsence/Rmain。设Sratio为一定,通过设备模拟求出Imain、VCE,计算Isence。使主元件10的面积为感应元件30的面积的例如6000倍。因而,感应比Sratio ( = Rsence/Rmain)设定为 6000。将该结果表示在图4中。横轴表示时间秒)，左侧的纵轴表示电流(A)，右侧的纵轴表示电阻(Q)。在图4中，感应电流表示为对Isence乘以感应比Sratio的SratioX Isence。在A区间中，由于主元件10及感应元件30没有接通，所以为Rs << Rsence，式(4)中的Rs/Rsence大致为O。因而，为Isence = (1/Sratio) X Imain, Isence大致由感应比决定。因而， Sratio X Isence 与 Imain 一致。在B区间中，主元件10及感应元件30开始接通,Rs/Rsence变得不能忽视。由此, 成为式⑷那样，为Isence = (1/Sratio (1+Rs/Rsence)) X Imain。BP,随着感应元件30的电阻Rsence变小，感应电流Isence也与Imain/Sratio相比逐渐变小。在C区间中，开关大致结束，Rsence为最小，为稳态接通状态。稳态接通状态的C区间中的Imain与SratioXIsence的差对应于因串联于感应元件30插入感应电阻40带来的感应电流的减小。因而，通过对SratioX Isence乘以适当的修正系数，能够得到Imain。但是，A区间及B区间的Isence比稳态接通状态的Isence大，因此，如果乘以修正系数进行修正，则A区间及B区间的电流值看起来上升了。这成为误检测过电流的原因， 即使正常动作，也有可能不必要地使动作停止。对于这样的问题，有公开了将感应元件的阈值电压设定得比主元件的阈值电压高的提案。但是，在作为表示门极电压的上升的速度的一个指标，定义为从门极电压上升10% 的时刻到上升90%所需要的时间的感应IGBT的上升时间t riseS,比图4的期间B短的情况下不能期待效果。所以，在以下说明的实施方式中，以低成本提供即使是这样的情况也能够抑制开关时的感应电流的变动的半导体装置。图I是实施方式的半导体装置的等效电路图。该半导体装置具有主元件10和感应元件20并联连接在集电极端子C与发射极端子E之间的结构。感应元件20经由感应电阻40相对于主元件10并联连接在集电极端子 C与发射极端子E之间。主元件10和感应元件20如后述那样具有绝缘门极双极性晶体管(IGBT)构造。感应元件20的阈值电压比主元件10的阈值电压高，进而，与主元件10相比，将寄生在门极-集电极间的回授电容(密勒电容)设计得较大。结果，感应元件20的接通时的门极电压的密勒期间(或密勒区间)变得比主元件10的接通时的门极电压的密勒期间(S 9 一期間)长。在图2中表示包括主元件10和感应元件20的本实施方式的半导体装置的截面构造的一例。主元件10和感应元件20单片地形成于相同的基板或I个芯片。主元件10占用I 个芯片上的元件区域的大部分。感应元件20的面积(个数)与主元件10的面积(个数) 相比极小(例如为几千分之一)。在实施方式中，设第I导电型为p型、第2导电型为n型进行说明，但也可以设第 I导电型为n型、第2导电型为p型。此外，作为半导体而使用硅。或者也可以使用硅以外的半导体(例如SiC、GaN等的化合物半导体)。首先，对主元件10进行说明。主元件10具有在半导体层的厚度方向、将发射极19a与集电极11连结的纵向上流过主电流的纵型的IGBT构造。在集电极11上设有P+型的集电极层(或基板)12。在集电极层12上，作为第I 基极层而设有n_型基极层13。在n_型基极层13上，设有n型隔离层22。在n型隔离层22 上，作为第2基极层而设有p型基极层14。在p型基极层14的表面上，有选择地设有n+型的发射极层15和P+型的接触层17。发射极层15的n型杂质浓度比n_型基极层13的n型杂质浓度高。接触层17的 P型杂质浓度比P型基极层14的p型杂质浓度高。n型隔离本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：松下宪一，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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