亚光刻间距结构与光刻间距结构之间的互连制造技术

形成了亚光刻间距结构与光刻间距结构之间的互连。具有亚光刻间距的多个导电线可被光刻构图，并沿着与所述多个导电线的长度方向成小于45度的角的直线而被切割。或者，可将与均聚物混合的共聚物置于凹陷区中且使所述共聚物自对准以形成多个导电线，所述多个导电线在恒定宽度区域中具有亚光刻间距且在梯形区域处的相邻线之间具有光刻尺寸。又或者，可在相同或不同的层级(level)形成具有亚光刻间距的第一多个导电线和具有光刻间距的第二多个导电线。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及包括亚光刻间距结构(sublithographic-pitched structure)与光刻间距结构之间的互连的结构及其制造方法。
技术介绍
可采用自组装共聚物形成亚光刻间距结构，即，具有亚光刻间距的结构。先在适合的溶剂系统中溶解自组装嵌段共聚物以形成嵌段共聚物溶液，然后再将此溶液施加在第一示例性结构的表面上，以形成嵌段共聚物层。用于溶解嵌段共聚物及形成嵌段共聚物溶液的溶剂系统可包含任何适合溶剂，所述溶剂包括但不限于甲苯、丙二醇单甲醚乙酸酯 (PGMEA)、丙二醇单甲醚(PGME)及丙酮。半导体结构的尺寸典型地受到用于对半导体结构的物理特征构图的光刻工具的最小可印刷尺寸的限制。相关技术中，将最小可印刷尺寸称为“临界尺寸”，其被定义为具有采用可得的光刻工具形成的最小可印刷间距的最窄平行线或最窄平行间隔的宽度。尽管“光刻最小尺寸”和“亚光刻尺寸”仅关于可得的光刻工具来定义且通常随着半导体技术世代的不同而改变，但应理解，光刻最小尺寸和亚光刻尺寸应关于半导体制造时可得的光刻工具的最佳性能来定义。在本申请的申请日，光刻最小尺寸为约35nm，且预期未来还会缩小。将亚光刻间距结构并入半导体结构需要在亚光刻间距结构与光刻间距结构之间的电接触。因此需要用于提供这样的电接触的结构。
技术实现思路
根据本专利技术的实施例，提供一种第一结构，该第一结构包括第一多个导电线，其具有第一间距且被掩埋在至少一个介电层中，其中所述第一多个导电线中的每一个具有与第一垂直平面平行的侧壁对和位于第二垂直平面内的端壁，其中所述第一垂直平面与所述第二垂直平面之间的角小于45度；以及多个导电过孔，其中所述多个导电过孔中的每一个接触所述多个导电线之一的端部且被掩埋在所述至少一个介电层中，且其中所述第二垂直平面与所述多个导电过孔中的每一个相交。根据本专利技术的另一方面，提供一种第二结构，该第二结构包括第一多个导电线， 其被掩埋在至少一个介电层中，且具有恒定宽度区域以及邻接所述恒定宽度区域的至少一个变动间隔区域，其中所述第一多个导电线在所述恒定宽度区域内具有恒定第一间距，且在所述至少一个变动间隔区域内在相邻的所述第一多个导电线的对之间具有变动距离，其中所述变动距离随着与所述恒定宽度区域的端部相距的横向距离而增大；以及具有第二间距的多个导电过孔，其中所述多个导电过孔中的每一个接触所述多个导电线之一的端部且被掩埋在所述至少一个介电层中，其中所述第二间距大于所述第一间距。根据本专利技术的又一方面，提供一种第三结构，该第三结构包括第一多个导电线， 其具有第一间距且被掩埋在至少一个介电层中；以及第二多个导电线，其被掩埋在所述至少一个介电层中且具有第二间距，其中所述第二间距大于所述第一间距，且所述第二多个导电线中的至少一个被电阻式(resistively)连接至所述第一多个导电线中的至少两个。根据本专利技术的再一方面，提供一种形成结构的方法，该方法包括在衬底上形成具有第一间距的第一多个导电线，其中所述第一多个导电线中的每一个具有与第一垂直平面平行的侧壁对；采用光致抗蚀剂对所述第一多个导电线进行构图，所述光致抗蚀剂具有沿着第二垂直平面的侧壁，其中所述构图的第一多个导电线中的每一个的端壁形成在所述第二垂直平面内，其中所述第一垂直平面与所述第二垂直平面之间的角小于45度；在所述构图的第一多个导电线之上形成介电层；以及在所述介电层中形成多个导电过孔，其中所述多个导电过孔中的每一个接触所述多个导电线之一的端部，且所述第二垂直平面与所述多个导电过孔中的每一个相交。根据本专利技术的再一方面，提供另一种形成结构的方法，该方法包括形成第一多个导电线，所述第一多个导电线具有恒定宽度区域以及邻接所述恒定宽度区域的至少一个变动间隔区域，其中所述第一多个导电线在所述恒定宽度区域内具有恒定第一间距，且在所述至少一个变动间隔区域内在相邻的所述第一多个导电线的对之间具有变动距离，其中所述变动距离随着与所述恒定宽度区域的端部相距的横向距离而增大；在所述多个导电线上形成介电层；以及在所述介电层内形成具有第二间距的多个导电过孔，其中所述多个导电过孔中的每一个接触所述多个导电线之一的端部，其中所述第二间距大于所述第一间距。根据本专利技术的再一方面，提供又一种形成结构的方法，该方法包括在至少一个介电层中形成具有第一间距的第一多个导电线；以及在所述至少一个介电层中形成具有第二间距的第二多个导电线，其中所述第二间距大于所述第一间距，且所述第二多个导电线中的至少一个被电阻式连接至所述第一多个导电线中的至少两个。附图说明在附图中，具有相同数字标记的图对应于相同的制造阶段；具有后缀“A”的图为自顶向下视图；具有后缀“B”的图为具有相同数字标记和后缀“A”的对应图的沿着平面 B-B'的垂直横截面图。图1A-7B为根据本专利技术的第一实施例的第一示例性结构的按序视图；图8A-10B为根据本专利技术的第一实施例的第一示例性结构的第一变型例的按序视图；图IlA-UB为根据本专利技术的第一实施例的第一示例性结构的第二变型例的按序视图；图14A-21B为根据本专利技术的第二实施例的第二示例性结构的按序视图；图22A-24B为根据本专利技术的第三实施例的第三示例性结构的按序视图；图25A-27B为根据本专利技术的第三实施例的第三示例性结构的第一变型例的按序视图；以及图28A和^B为根据本专利技术的第三实施例的第三示例性结构的第二变型例的视图。具体实施方式如上所述，本专利技术涉及包括亚光刻间距结构与光刻间距结构之间的互连的结构及其制造方法，现将参考附图来对其进行详细说明。相似的参考数字表示具有相同组成的相似和对应的要素。参考图IA和1B，根据本专利技术第一实施例的第一示例性结构包括衬底10、在其顶面上形成的导电材料层20L、介电材料层30L以及具有第一间距phi的多个聚合物嵌段线 (polymer block line)40。衬底10可以是任何类型的材料，该材料包括但不限于半导体衬底、绝缘体衬底、导体衬底、或其组合。例如，衬底10可以是包括至少一个半导体器件(例如场效应晶体管)的半导体衬底。衬底10还可包括一个或多个介电层，所述介电层掩埋被电阻式连接至导电材料层20L的至少一个金属互连结构。导电材料层20L包括导电材料，例如元素金属、金属合金、导电金属化合物以及电掺杂半导体材料。例如，导电材料层20L可包括W、Cu、Al、TaN, TiN, WN、金属硅化物、金属锗化物、掺杂的晶体半导体材料、掺杂的多晶半导体材料、或其组合。导电材料层20L的厚度可以为5nm至200nm，但也可采用更薄和更厚的厚度。介电材料层30L包括介电材料，例如氧化硅、氮化硅、氮氧化硅、碳掺杂的氧化物、 有机聚合物绝缘体、介电金属氧化物(诸如Hf02、Al203)、或其组合。介电材料层30L的厚度可以为5nm至200nm，但也可采用更薄和更厚的厚度。多个具有第一间距phi的聚合物嵌段线40是通过本领域中已知的方法形成的。具体而言，多个具有第一间距Phl的聚合物嵌段线40是采用自组装共聚物层形成的。将所述多个聚合物嵌段线中的图形转移到衬底10上的导电材料层20L中。导电材料层20L在转移图形后的剩余部分构成第一多个导电线。例如，将模板层(未示出)沉积在介电材料层30L的顶面上。对模板层构图以包括凹本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：S·邦萨伦提普，D·C·埃德尔斯坦，W·D·辛斯伯格，HC·金，S·克斯特，P·M·索罗曼，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：