本发明专利技术涉及具有不同器件外延层的集成电路技术。一种半导体模具包括衬底、第一器件区段和第二器件区段。第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件。第二器件区段与第一器件区段分隔开，并且包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。
【技术实现步骤摘要】
具有不同器件外延层的集成电路技术
技术介绍
某些集成CM0S-DM0S技术包括场板沟槽DMOS (扩散金属氧化物半导体)晶体管以优化电阻。场板沟槽DMOS器件的优化可能会受到妨碍，这是因为对于相同的电压等级，针对DMOS晶体管的最优外延掺杂水平是针对CMOS (互补金属氧化物半导体)器件的常规势阱的最优外延掺杂水平的3到10倍。而且，当例如对于低侧逻辑或隔离垂直双极型器件将隔离的η势阱集成到所述技术中时，对于该技术的模拟部分所需的外延厚度通常大于优化的场板沟槽DMOS器件的外延厚度(大到2. 5倍)。此外，与DMOS器件相比，使用雪崩箝位替代有源齐纳器件来降低DMOS器件的所需电压等级的集成电路设计对于集成CM0S-DM0S技术的模拟部分需要更高的电压等级。这进一步增进了对于DMOS器件和模拟势阱的单独的有效外延厚度和掺杂水平的需求。传统的集成CM0S-DM0S技术通常使用主要由针对所述技术的模拟部分的需求所限定的外延层，并且尝试对于DMOS部分局部适配有效外延掺杂和/或厚度。在一个实例中， 对于η沟道DMOS器件可以使用η埋层，以便有效地减小DMOS区域中的外延厚度。另一个实例涉及到η+衬底的氧化增强扩散，以便减小DMOS器件下方的外延厚度。在任一种情况下都只能控制靠近衬底的外延层的厚度和掺杂水平。第三个实例涉及到通过附加的高能注入来增强DMOS区域中沟槽之间的平台区段中的外延层的掺杂。这种选项提高平台区段中的掺杂水平，但是该掺杂水平的提高不会超过2倍。而且，由于常见的高能注入器的能量限制，这种选项通常被限制于所述平台区段的上部。另一个实例通过去除DMOS区段中的外延层的一部分而减小该外延层的厚度。这些传统技术对于DMOS器件和模拟势阱都不使用层叠的或渐变的外延层。而且，这些传统技术都没有解决由于去除DMOS区域中的材料而出现的拓扑图(topography)增多的问题。为了把现有技术的分立DMOS器件集成到CM0S-DM0S技术中，通常需要前面所列出技术中的至少两种技术，这会大大增加成本和处理复杂度。而且，这样的方法的隐含限制仍然不允许完全优化DMOS器件。
技术实现思路
一种半导体模具(die)包括衬底、第一器件区段和第二器件区段。第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件。第二器件区段与第一器件区段分隔开，并且包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。一种用于制造半导体模具的方法包括提供衬底；形成第一器件区段，该第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件；以及形成与第一器件区段分隔开的第二器件区段，并且该第二器件区段包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。在阅读了下面的详细描述并查阅附图之后，本领域技术人员将认识到附加的特征和优点。附图说明图中的组件不一定是成比例的，相反重点是放在说明本专利技术的原理。此外，在图中，相似的附图标记指代相应的部件。在附图中图1 一 8是根据不同实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段被集成在相同衬底上。图9 一 13是根据第一实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。图14 一 19是根据第二实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。图20A - 20C是根据第三实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。图21 — 25是根据又一个第四实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。图沈一 30是根据第五实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。图31 — 36是根据第六实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。图37 — 42是根据第七实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。图43 — 48是根据第八实施例的半导体模具的示意性截面图，其中第一器件区段和第二器件区段在不同的处理步骤期间被集成在相同衬底上。具体实施例方式根据这里所描述的实施例，一种半导体模具包括相同半导体衬底上的第一器件区段和第二器件区段。第一器件区段包括衬底上的外延层以及形成在第一器件区段的外延层中的第一类型的一个或更多半导体器件。也就是说，第一器件区段可以包括单个器件—— 例如在一通道开关应用中的一个功率DMOS——或者多于一个器件。第二器件区段与第一器件区段分隔开，并且包括衬底上的外延层以及形成在第二器件区段的外延层中的第二类型的一个或更多半导体器件。第一器件区段的外延层与第二器件区段的外延层不同，从而第一类型的一个或更多半导体器件与第二类型的一个或更多半导体器件形成在不同的外延层中。每一个器件区段可以包括相同模具上的多个分隔开的区域，诸如两通道开关具有在第二器件区段中位于模具中部或中心处的所述开关的模拟/逻辑部分以及在第一器件区段中位于模拟/逻辑部分的任一侧的两个功率DMOS器件。根据这里所描述的各种方法， 可以利用层叠的外延层来制造半导体模具，以将模具的第一器件区段(例如DMOS区段)与第二器件区段(例如模拟/逻辑CMOS区段)的有效外延属性分开。根据这里所描述的其他方法，还可以通过对于模具的第一和第二器件区段选择性地生长不同的外延层来制造半导体模具。下面将更加详细地描述不同实施例的细节。图1示出了半导体模具10的实施例。半导体模具10是集成模具，因为至少两种不同类型的半导体器件被制造在模具10上。模具10包括衬底12、在衬底12上生长的第一外延层14以及在第一外延层14上生长的第二外延层16。第一外延层14的厚度和/或掺杂浓度不同于第二外延层16。这样就可以对于在模具10的第一器件区段18中制造的第一类型的半导体器件优化第一外延层14的属性，并且对于在与第一器件区段18分隔开的模具10的第二器件区段20中制造的第二类型的半导体器件优化第二外延层16的属性。第一器件区段18和/或第二器件区段20可以包括相同模具10上的多个分隔开的区域。举例来说，两通道开关可以利用在第二器件区段20中位于模具10的中部或中心处的该开关的模拟/逻辑部分来实施，并且两个或更多功率DMOS器件可以在第一器件区段18中位于模拟/逻辑部分的任一侧。可以利用不同的器件类型来实施其他类型的电路，并且器件区段18、20的至少一个包括模具10上的分隔开的不同区域。替换地，第一器件区段18和第二器件区段20都是连续的。在一个实施本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：C卡多，T迈尔，W维尔纳，
申请(专利权)人：C卡多，T迈尔，W维尔纳，
类型：发明
国别省市：
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