本发明专利技术一种解决高磷浓度PSG薄膜表面雾状颗粒的工艺方法，其中，包括使金属栅极材料形成T型金属栅极的形成步骤。本发明专利技术一种形成高阶电常数K和T型金属栅极的形成方法，有效的避免了传统CMOS器件在缩小的过程中由于多晶硅栅氧化层介质厚度的减小所带来的高的栅极泄露电流，同时减少了一层光罩，从而降低了成本。
【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路及其制造
，尤其涉及一种形成高阶电常数K和T型金属栅极的形成方法。
技术介绍
在半导体制造工艺中，集成电路尤其是超大规模集成电路中的主要器件是金属-氧化物-半导体场效应晶体管(metal oxide semiconductor field effect transisto，简称MOS晶体管)。自从MOS管被专利技术以来，其本身的几何尺寸一直在不断的缩小，目前MOS管本身的几何特征尺寸已进入45nm范围。在此尺寸下，各种实际的和基本的限制和技术挑战开始出现，当器件尺寸需要进一步的缩小，正在变得越来越困难。其中，在 MOS晶体管器件和电路制备中，最具挑战性的是传统CMOS器件在缩小的过程中由于多晶硅 /Si02或SiON栅氧化层介质厚度的减小带来的高的栅泄露电流。为此，已提出的解决方案是，采用金属栅和高介电常数(K)栅介质替代传统的重掺杂多晶硅栅和Si02(或SiON)栅介质。按照集成电路技术发展路线图，金属栅、高K栅介质的实际应用将在亚65nm技术。为了达到调整负面通道金属氧化物半导体(negative channel metal-oxide semiconductor,简称NMOS)和积极通道金属氧化物半导体(positive channel metal-oxide semiconductor，简称PM0S)各自功函数的需要，金属栅和高k介质的形成方法分为很多种，主要分为先栅极和后栅极，其中后栅极又分为先高K和后高K。在后高k后栅极中，形成金属栅极有两种方法，一种是直接使用化学机械平坦化(chemical mechanical planarization,简称CMP)，另一种是刻蚀形成T型金属栅，后者的工艺难度相对较低，同时后者对晶片表面的形貌依赖度较低，更易于被采纳，但是传统方法需要在刻蚀金属栅时增加一张光罩以形成T型金属栅极，从而提高了制造成本。
技术实现思路
专利技术公开了一种形成高阶电常数K和T型金属栅极的形成方法。用以解决现有技术中互补金属氧化物半导体的N型阱和P型阱有交叠区，交叠区内N型阱和P型阱的刻蚀阻挡层氮化物形成两层重叠，在对N型阱与P型阱的交叠区的接触孔对后续的接触孔刻蚀造成很大困难，并容易导致接触孔不通的问题发生。为实现上述目的，专利技术采用的技术方案是一种形成高阶电常数K和T型金属栅极的形成方法，包括一已制成的浅沟隔离区，且所述浅沟隔离区的硅衬底上设有MOS晶体管，所述MOS晶体管包括有栅极堆层、栅极侧墙、 电介质、高介电常数材料、源极以及漏极，所述栅极堆层的下表面设有高介电常数材料，所述栅极堆层的两侧设有栅极侧墙，所述栅极侧墙的两侧设有电介质，所述电介质的下表面的两端分别设有源极与漏极，其中，具体的主要包括以下形成步骤步骤一，去除栅极堆层，使两栅极侧墙中的栅极堆层全部移除，并保留所述栅极堆层下的原高介电常数材料，并对所述高介电常数材料上表面、栅极侧墙内侧与所述电介质上表面淀积覆盖层；步骤二，在所述覆盖层的上表面淀积金属栅极材料；步骤三，对已进行过化学机械平坦化的所述金属栅极材料上表面淀积硬掩模层，再对所述硬掩模层的上表面淀积负性光刻胶，使所述硬掩模层完全覆盖金属栅极材料，所述负性光刻胶完全覆盖所述金属栅极材料；步骤四，采用栅极光罩进行对MOS晶体管由上而下的整体曝光，再使用湿法刻蚀去除负性光刻胶两侧部分光刻胶，并仍保持有位于两侧栅极侧墙之间上方负性光刻胶的存在， 之后利用干法刻蚀将图案转移到硬掩模层上，使位于两侧栅极侧墙之间上方负性光刻胶以及原未被位于两侧栅极侧墙之间上方负性光刻胶所覆盖的硬掩模层材料完全的去除，只剩下位于两侧栅极侧墙之间上方的硬掩模层材料；步骤五，采用沉积的方式对金属栅极材料上未被覆盖的表面以及原覆盖于金属栅极材料上的硬掩模层材料沉积一定厚度的硬掩膜层材料，使两侧栅极侧墙之间上方的硬掩模层材料达到一定厚度时候，去除两侧栅极侧墙之间上方的硬掩模层材料两侧的硬掩模层材料，并使用低温退火；步骤六，利用金属栅极材料下表面的覆盖层为停止层刻蚀硬掩模层及其金属栅极材料，使金属栅极材料形成T型金属栅极。上述的形成方法，其中，所述金属栅极材料完全覆盖所述覆盖层并对所述金属栅极材料的上表面进行化学机械平坦化，其主要的目的在于是使金属栅极材料表面平整；上述的形成方法，其中，所述步骤五中，沉积在未被覆盖的所述金属栅极材料上的硬掩模层材料的厚度小于原所述覆盖于金属栅极材料上硬掩模层的厚度。上述的形成方法，其中，所述步骤五中，沉积硬掩模层材料的方式为原子沉积方式或化学气相沉积方式。上述的形成方法，其中，所述金属栅极的材料为铝材料。上述的形成方法，其中，所述硬掩模层的材料为Si3N4或TiN。上述的形成方法，其中，所述步骤六中，形成T型金属栅极材料后刻蚀掉未被金属栅极材料覆盖的所述覆盖层。本专利技术一种形成高阶电常数K和T型金属栅极的形成方法， 采用了如下方案具有以下效果1、有效的避免了传统CMOS器件在缩小的过程中由于多晶硅栅氧化层介质厚度的减小所带来的高的栅极泄露电流；2、同时减少了一层光罩，从而降低了成本。附图说明通过阅读参照如下附图对非限制性实施例所作的详细描述，专利技术的其它特征，目的和优点将会变得更明显。图1为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的已制成的浅沟隔离区示意图2为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的去除栅极堆层示意图3为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的覆盖高介电常数材料与覆盖层示意图4为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的金属栅极材料淀积的示意图5为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的对金属栅极材料上表面平坦化示意图6为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的硬掩模层与负性光刻胶淀积示意图7为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的负性光刻胶的部分去除示意图8为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的负性光刻胶的完全去除以及硬掩模层材料的部分去除示意图9为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的覆盖一定厚度的硬掩模层示意图10为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的去除两侧硬掩模层的示意图11为专利技术一种形成高阶电常数K和T型金属栅极的形成方法的T型金属栅极示意参考图序栅极堆层1、栅极侧墙2、电介质3、源极4、漏极5、高介电常数材料6、覆盖层 7、金属栅极材料8、硬掩模层9、负性光刻胶10。具体实施例方式为了使专利技术实现的技术手段、创造特征、达成目的和功效易于明白了解，下结合具体图示，进一步阐述本专利技术。请参看图1至11所示，一种形成高阶电常数K和T型金属栅极的形成方法，包括 一已制成的浅沟隔离区，且浅沟隔离区的硅衬底上设有MOS晶体管，MOS晶体管包括有栅极堆层1、栅极侧墙2、电介质3、高介电常数材料6、源极4以及漏极5，栅极堆层1的下表面设有高介电常数材料6，所述栅极堆层1的两侧设有栅极侧墙2，栅极侧墙2的两侧设有电介质3，电介质3的下表面的两端分别设有源极4与漏极5，其中，具体的主要包括以下步骤步骤一，去除栅极堆层1，使两栅极侧墙2中的栅极堆层1全部移除，并保留所述栅极堆层1下的原高介电常数材料6，并对所述高介电常本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：周军，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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