【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造领域,尤其涉及一种,以杜绝干法蚀刻和/或灰化工艺等在传统工艺中导致的低介电常数的损伤。
技术介绍
随着半导体集成电路工艺技术的不断进步,当半导体器件缩小至深亚微米的范围时,互联中的电阻(R)和电容(C)易产生寄生效应,导致金属连线传递的时间延迟(RC time delay)。为了克服互联中的寄生效应,越来越多的人在超大规模集成电路后段互联的集成工艺中,采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。然而,当金属导线的材料由铝转换成电阻率更低的铜的时候,由于铜很快扩散进氧化硅和硅,且铜的蚀刻较为困难,因此,现有技术通过转变到双大马士革结构,然后填入铜来实现铜互联,以促使低阻值材料如铜或低介电常数材料在集成电路生产工艺中的应用。现有比较通用的一种双大马士革工艺,以晶片制造后段制程(Back-end ofline, BE0L)中金属硬掩膜(Metal Hard mask, MHM)工艺集成方法所显示的整合流程为例,可以参见图IA至图II。这种工艺提供基底层,基底 ...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员:郑春生,张文广,徐强,陈玉文,
申请(专利权)人:上海华力微电子有限公司,
类型:发明
国别省市:
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