【技术实现步骤摘要】
本专利技术一般涉及集成电路制造
,更确切地说,本专利技术涉及。
技术介绍
随着集成电路特征线宽缩小到90nm以下,通过栅极厚度、栅极介电常数及结深提高器件性能已经不能满足工艺的要求,即使栅极厚度控制在5个原子层,而结深也只有 IOnm0顺应开关速度的要求,高应力氮化硅技术已经得到广泛的研究,伴随氮化硅在栅极机构上施加的高应力,MOS器件的载流子迁移率可以得到很大的提高。具体而言,PMOS结构上的压应力能够提高空穴的迁移率,而NMOS结构上的张应力能够提高电子的迁移率。对于 NMOS器件,通常采用高拉应力的氮化硅作为通孔刻蚀停止层(Contact Etch Stop Layer, CESL),通过其高拉应力来改变NMOS沟道中的应力状况,从而提高其电迁移率。已经有大量的实验结果证明,通孔刻蚀停止层高的拉应力,对应于高的NMOS电迁移率。为了能够得到更高拉应力的氮化硅薄膜,如图1所示,目前通常采用氮气氛下的等离子体处理或者紫外光照射的方法来去除薄膜1中一定含量的氢2 (图1示出的是紫外线照射的方法),使薄膜 1收缩来增加薄膜1的应力,但是,目前氮化硅能达到的最 ...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员:徐强,张文广,郑春生,陈玉文,
申请(专利权)人:上海华力微电子有限公司,
类型:发明
国别省市:
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