本申请披露了成像装置、显示成像装置以及电子设备，该成像装置包括：多个光检测元件，设置在基板上，每个均具有用于沟道区的第一半导体层；以及多个驱动元件，设置在该基板上，每个均具有用于沟道区的第二半导体层，其中，第一和第二半导体层均为结晶化半导体层，第一和第二半导体层的厚度和杂质浓度大致相等，并且第一和第二半导体层均具有不高于2.0×1017(cm-3)的平均陷阱能级密度，该平均陷阱能级密度是在本征费米能级Ei±0.2eV范围内通过FE(场效应)法获得的陷阱能级密度的平均值。
【技术实现步骤摘要】
本专利技术涉及均具有光检测元件和驱动元件的成像装置和显示成像装置 (display-imaging device)以及设置有该显示成像装置的电子设备。
技术介绍
近来，已通过添加用于检测和控制其上所显示的图像的亮度和对比度的光检测元件或光检测器(诸如光电二极管)来改进诸如液晶显示装置和有机EL显示装置的显示装置。光电二极管与显示装置上所安装的驱动元件(诸如TFT (薄膜晶体管))和显示元件一起协同运行。见日本专利公开第2009-931M号(专利文献1)和第2009-177127号(专利文献2)。在光电二极管中，已知平面形状的PIN型光电二极管。这种PIN型光电二极管包括顺次设置在基板上的P型、i型及η型半导体(或多晶硅)这三层。
技术实现思路
具有在同一基板上所形成的光检测元件和驱动元件的上述显示成像装置(诸如光学式触摸面板)需要这两个元件具有同等高的特征值。不幸的是，现有显示成像装置存在缺点，即，光电二极管(光检测元件)需要具有薄半导体层(沟道层)，以使得当TFT(驱动元件)关闭时其具有受限的漏电流。薄半导体层(用于光电转换)透射进入光检测元件的入射光的大部分，这导致不充分的光检测灵敏度(或者很低的检测光量)。根据上述专利文献1，通过在基板的同一基础层上形成用于驱动元件的第一有源层(沟道层)和用于光检测元件的第二有源层并使得后者比前者具有更高光吸收率来解决这个问题。具体而言，使得用于光检测元件的第二有源层比用于驱动元件的第一有源层更厚。使第二有源层比第一有源层更厚的缺点在于在驱动元件与光检测元件之间这些有源层不能通过同一步骤被形成。这使得制造过程复杂。另一方面，根据上述专利文献2，通过形成PIN型光电二极管(光检测元件)使得其中间半导体区被掺杂低浓度P型杂质并且正电压被施加至控制电极来解决上述问题。这种配置允许电子空穴对在中间层中的耗尽区中生成后被立刻分开，从而易于生成光电流。 因此，即使中间半导体区的沟道长度(L长度)增大，光电流也不会饱和，使得能够实现增强的光检测灵敏度。但是，这种技术具有缺点，S卩，需要光检测元件的中间半导体区(沟道区)以比驱动元件的沟道区更高浓度的杂质掺杂。换句话说，沟道层(半导体层)中的杂质(或载流子)的浓度在光检测元件与驱动元件之间需要不同。这需要新的步骤，并使制造过程复杂。如上所述，现有技术在允许形成在同一基板上的光检测元件和驱动元件都具有高特征值而不需要复杂制造步骤方面具有困难。因此，期望寻求对此的改善措施。鉴于上述问题完成了本专利技术。本专利技术的一个目的是提供一种不需要复杂的制造处理就能被生产的成像装置、显示成像装置以及电子设备。它们具有都拥有高特征值的光检测元件和驱动元件。本专利技术的实施方式在于一种成像装置，其具有设置在基板上的多个光检测元件以及设置在基板上的多个驱动元件，每个光检测元件均具有用于沟道区的第一半导体层， 每个驱动元件均具有用于沟道区的第二半导体层，其中，第一和第二半导体层均为结晶化半导体层，第一和第二半导体层的厚度和杂质浓度均大致相同，并且第一和第二半导体层均具有2. OX IO17(cm—3)以下的平均陷阱能级密度，平均陷阱能级密度是在本征费米能级 Ei 士0. 2eV范围内通过FE (场效应)方法获得的陷阱能级密度的平均值。本专利技术实施方式也在于一种具有被设置在基板上的多个显示元件、光检测元件以及驱动元件的显示成像装置。本专利技术实施方式也在于一种设置有根据本专利技术实施方式的显示成像装置的电子设备。根据本专利技术的实施方式，在成像装置、显示成像装置以及电子设备中，光检测元件和驱动元件分别具有厚度及杂质浓度彼此近似相等的第一半导体层和第二半导体层。此结构允许通过同一处理容易地形成两种类型的半导体层。换句话说，两种类型的半导体层不需要厚度和杂质浓度不同。此外，第一和第二半导体层具有不高于2. OX IO17 (cm—3)的平均陷阱能级密度，使得光检测元件和驱动元件都具有高特征值(分别地，诸如检测到的光量及晶体管开关电流比)。根据本专利技术的实施方式，在成像装置、显示成像装置以及电子设备中，光检测元件和驱动元件分别具有厚度及杂质浓度彼此近似相等的第一半导体层和第二半导体层。此外，第一和第二半导体层具有不高于2.0X1017(cnT3)的平均陷阱能级密度。因此，不需要复杂的制造处理，就能够通过同一处理容易地形成两种类型的半导体层，并且光检测元件和驱动元件都能够具有高特征值。附图说明图1是示出了关于本专利技术一个实施方式的成像装置的结构的示意性截面图；图2是图1中所示的成像装置的像素结构的电路图；图3是示出了陷阱能级密度的示意图；图4是示出了陷阱能级密度的特征性能的示图；图5是示出了用于制造关于实施方式的成像装置的步骤的流程图；图6A至图61是示出了图5所示的每个步骤的截面图；图7是示出了用于制造关于比较例2的成像装置的步骤的流程图；图8A至图8C是示出了图7所示的每个步骤的截面图；图9A至图9B是示出了比较例和实施例中的平均陷阱能级密度的特征性能的示图；图10是示出了实施例中平均陷阱能级密度与光检测元件和TFT元件的特征性能之间的关系的示图；图11是示出了实施例中平均陷阱能级密度与光检测元件和TFT元件的特征性能之间的关系的示图12是示出了在关于实施例和比较例的光检测元件中L长度与可见光检测的特征性能之间的关系的示图；图13是示出了在关于实施例和比较例的光检测元件中L长度与红外光检测的特征性能之间的关系的示图；图14是示出了应用了图1中所示的成像装置的显示成像装置的结构实例的示意性截面图；图15是示出了应用了图1中所示的成像装置的显示成像装置的另一个结构实例的示意性截面图；图16是示出了显示成像装置的应用例(1)的外观的斜视图；图17A和图17B是分别示出了显示成像装置的应用例( 的前面外观和背面外观的斜视图；图18是示出了应用例(3)的外观的斜视图；图19是示出了应用例的外观的斜视图；并且图20A至图20G是示出了应用例(5)的正面图(图20A)、侧面图(图20B)、闭合状态的正面图(图20C)、左侧图(图20D)、右侧图(图20E)、顶视图(图20F)以及底面图 (图 20G)。具体实施例方式下面，将参照附图更详细描述本专利技术的实施方式。将以所述顺序进行描述。1.实施方式(光检测元件和驱动元件的半导体层(沟道层)具有在预定范围内建立的平均陷阱能级密度的成像装置)2.应用例(显示成像装置和电子设备)实施方式图1示出了根据本专利技术一个实施方式的成像装置1的截面结构的实例。成像装置 1具有多个成像像素(或稍后所述的像素10)。成像装置1由依次一个在另一个上面地被顺序排列的基板11、栅绝缘膜12、层间绝缘膜13以及平坦化膜14构成。在其基板11上还具有多个TFT元件2 (驱动元件)和多个光检测元件3 (光接收元件)。通过诸如玻璃、塑料、石英以及氧化铝的透明(透光)材料形成基板11。栅绝缘膜12形成在基板11上，栅极21和31(稍后描述)被插入其间。如稍后所述，N+层22N+、LDD (轻掺杂漏)层22L、P+层32P+、N+层32N+以及I层321形成在栅绝缘膜上。层间绝缘膜13形成在栅绝缘膜12、矿层22矿、0)0层221^、？+层32 +、矿层32矿以及I 层321上。平坦化本文档来自技高网...
【技术保护点】
１．一种成像装置，包括：多个光检测元件，设置在基板上，每个均具有用于沟道区的第一半导体层；以及多个驱动元件，设置在所述基板上，每个均具有用于沟道区的第二半导体层，其中所述第一半导体层和所述第二半导体层均为结晶化半导体层，所述第一半导体层和所述第二半导体层的厚度和杂质浓度大致相等，并且所述第一半导体层和所述第二半导体层均具有不高于２．０×１０１７ｃｍ－３的平均陷阱能级密度，所述平均陷阱能级密度是在本征费米能级Ｅｉ±０．２ｅＶ范围内通过场效应法获得的陷阱能级密度的平均值。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：池田雅延，伊藤良一，石原圭一郎，佐佐木义一，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP
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