相变存储器及其制造方法技术

一种相变存储器及其制造方法，其中相变存储器包括：相互垂直排布的字线、位线，以及位于字线与位线之间阵列排布的相变存储单元和选通管；其中，所述相变存储单元包括底部电极、顶部电极、以及底部电极与顶部电极之间的相变层；所述底部电极与选通管电连接，所述顶部电极与位线电连接；所述字线通过控制选通管选通相变存储单元；所述底部电极与相变层连接的一端呈楔形，具有楔尖，所述楔尖与相变层形成欧姆接触。与现有的相变存储器相比，本发明专利技术所述相变存储器在同等驱动电流下底部电极对相变层具有更优异的加热效果，从而提高了相变存储器的读写速度。

【技术实现步骤摘要】

本专利技术涉及半导体存储器，特别涉及相变存储器(PCRAM，Phase changeRAM)及其 制造方法。
技术介绍
相变存储器作为一种新兴的不挥发存储技术，在读写速度、读写次数、数据保持时 间、单元面积、多值实现等诸多方面对快闪存储器FLASH都具有较大的优越性，成为目前不 挥发存储技术研究的焦点。相变存储技术的不断进步使之成为未来不挥发存储技术市场主 流产品最有力的竞争者之一。在相变存储器中，可以通过对记录了数据的相变层进行热处理，而改变存储器的 值。构成相变层的相变材质会由于所施加电流的加热效果而进入结晶状态或非晶状态。当 相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状 态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状 态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。随着集成电路制造技术的发展，半导体制造已经进入45nm技术阶段。现有的相变 存储器均采用一选通管一存储单元结构(1T1R，T transistor, R :RAM)，且选通管多用二极 管来获得较大的驱动电流。公开号为CN1832190A的中国专利“使用二极管的相变存储器及 制造方法”提供一种典型的相变存储器及其形成方法，所述相变存储器包括相互垂直的字线1、位线2以及相变存储单元3，选通管4 ；所述相变存储单元包括底部电极301、顶部电极303、以及底部电极301与顶部电 极303之间的相变层302 ；选通管4 一端与字线1电连接，另一端与底部电极301电连接，所述顶部电极303 与位线2电连接。在相变存储器中，相变层302的晶态转变过程需要较高的温度，一般使用底部电 极301对相变层302进行加热，而顶部电极303仅起到互连作用。底部电极301对相变302 的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储 器一般采用大驱动电流，因此其写操作电流要达到ImA左右，然而驱动电流并不能无限制 地上升，大驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化困难。还有一种提高加 热效果的方法是，缩小底部电极301与相变层302的接触面积，提高接触电阻，从而在同等 电流流过时，获得更大的发热量。图Ia至图Ib为现有的相变存储器制造方法示意图。如图Ia所示，首先在半导体衬底上形成相互垂直的字线1、以及与字线1电连接且 阵列排布的选通管4，然后在选通管4的表面形成介质层100。如图Ib所示，在在介质层100中形成阵列排布的通孔，所述通孔的底部露出选通 管4。其中通孔的孔径即后续形成底部电极的直径，通孔顶部的开口面积，即底部电极与相 变层的接触面积，因此通常将通孔的孔径作的很小。在所述通孔内填充金属，形成底部电极301 ；然后在介质层100的表面制作相变层302，使得所述相变层302与底部电极301电 连接，在相变层302上依次形成顶部电极以及位线。现有工艺中存在如下问题由于在等离子刻蚀过程中，总是存在一定的侧向刻蚀， 因此随着通孔的深度增加，底部的孔径会越来越小，所述通孔的顶部孔径总是大于底部孔 径，因此所形成的底部电极301总体上呈倒喇叭状，难以进一步缩小底部电极301与相变层 302的接触面积。且底部电极301与选通管4之间的接触面积总是小于底部电极301与相 变层302的接触面积，因此在电流流过时，大量的无用功耗以及发热量都产生在选通管4与 底部电极301的连接处，影响器件的性能。
技术实现思路
本专利技术解决的问题是提供一种相变存储器结构，其相变存储单元中底部电极与相 变层之间的接触面积较小，使得底部电极对相变层具有更优异的加热效果。本专利技术提供的一种相变存储器，包括相互垂直排布的字线、位线，以及位于字线与位线之间阵列排布的相变存储单元 和选通管；其中，所述相变存储单元包括底部电极、顶部电极、以及底部电极与顶部电极之间 的相变层；所述底部电极与选通管电连接，所述顶部电极与位线电连接；所述字线与选通 管电连接，通过控制选通管选通相变存储单元；所述底部电极与相变层连接的一端呈楔形，具有楔尖，所述楔尖与相变层形成欧 姆接触。作为可选方案，所述底部电极的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶 硅中的一种或其组合；所述底部电极的楔尖具有楔角，优选的楔角范围为15 45度。作为可选方案，所述底部电极形成于第一介质层以及第二介质层内，所述第一介 质层位于选通管表面，第二介质层位于第一介质层表面；其中第一介质层以及第二介质层 的材质为氧化硅、氮化硅或有机物绝缘层。本专利技术提供的一种相变存储器的制造方法，包括提供半导体衬底，在半导体衬底上形成字线以及与字线连接且阵列排布的选通 管；在所述选通管的表面形成底部电极；所述底部电极远离于选通管的一端呈楔形， 具有楔尖；在所述底部电极上逐层形成相变层，与相变层电连接的顶部电极以及与顶部电极 电连接的位线；所述位线与字线相互垂直排布；所述底部电极的楔尖与相变层构成欧姆接触。可选的，其中所述底部电极的形成方法包括在所述选通管的表面形成第一介质层；刻蚀所述第一介质层形成阵列排布的通 孔，所述通孔的底部露出选通管；在所述通孔内填充导电物质形成第一电极；在所述第一 电极的表面形成阵列排布的第二电极；所述第二电极呈楔形，且远离第一电极的另一侧具 有楔尖；在所述第一介质层的表面形成第二介质层，所述第二介质层覆盖第二电极；减薄所述第二介质层直至露出第二电极的楔尖。可选的，所述第二电极的形成方法包括在第一介质层的表面形成导电层；刻蚀所述导电层直至露出第一介质层，形成导 电提；所述导电提的横截面呈梯形，底部横跨并覆盖于相邻两列第一电极的表面，顶部则对 准所述相邻两列第一电极的间隙，且导电提的底部宽度大于顶部宽度；在所述第一介质层 以及导电提的表面覆盖沉积第一掩膜层；减薄所述第一掩膜层直至露出导电提的顶部表 面；以第一掩膜层为掩膜刻蚀所述导电提，直至露出第一介质层，在导电提上形成侧壁垂直 的凹槽；填充所述凹槽并覆盖第一掩膜层的表面形成填充层；在所述填充层的表面形成第 二掩膜层，图形化所述第二掩膜层，使得所述第二掩膜层对准同一行的第一电极及其之间 的间隙；以第二掩膜层为掩膜依次刻蚀所述填充层、第一掩膜层以及导电提，直至露出第一 介质层；去除所述第二掩膜层、填充层以及第一掩膜层，形成楔形的第二电极。可选的，所述第一电极的材质为Co，Ni，W，AL，Cu，Ti以及金属硅化物、多晶硅中的 一种或其组合。可选的，所述导电层的材质与第一电极相同；采用化学气相沉积或者金属溅射工 艺形成。可选的，所述刻蚀导电层形成导电提的方法包括在导电层的表面形成初掩膜层；图形化所述初掩膜层，使得初掩膜层在对准相邻 两列的第一电极的间隙；以初掩膜层为掩膜对导电层进行RIE等离子刻蚀，直至露出第一 介质层；去除初掩膜层。可选的，所述初掩膜层为光刻胶，通过光刻显影图形化。所述RIE等离子刻蚀工艺 参数为输入含氩气体，压强0. 5 2托，射频功率500 lOOOw，反应时间1 10分钟。可选的，所述导电提的梯形侧边倾角范围为45 75度。可选的，所述第一掩膜层为硬掩膜；所述第一掩膜层通过化学气相沉积形成；所 述减薄第一掩膜层直至露出导电本文档来自技高网...

【技术保护点】
１．一种相变存储器，其特征在于，包括：相互垂直排布的字线、位线，以及位于字线与位线之间阵列排布的相变存储单元和选通管；其中，所述相变存储单元包括底部电极、顶部电极、以及底部电极与顶部电极之间的相变层；所述底部电极与选通管的一个电极电连接，所述顶部电极与位线电连接；所述字线与选通管的另一个电极电连接，通过控制选通管选通相变存储单元；所述底部电极与相变层连接的一端呈楔形，具有楔尖，所述楔尖与相变层形成欧姆接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：李凡，洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31