一种EEPROM器件测试电路及其测试方法技术

本发明专利技术涉及一种EEPROM器件测试电路及其测试方法，所述的测试电路包括一主控制器、一与该主控制器的第一IO口的数据线连接的测试单元和一与所述主控制器的第二IO口的控制线连接的译码电路，所述的主控制器一方面向所述的测试单元输出测试启动信号，另一方面接收该测试单元输出的测试数据，生成并存储相应的统计分析信息；所述的译码电路从所述主控制器接收到译码信号，将该主控制器第二IO口的控制线的地址译码成行控制线和列控制线的地址，并将所述行控制线和列控制线的地址设置为高电平或低电平。本发明专利技术有效提高了测试效率、降低了测试成本，实现了每个被测器件的时时检测，同时使测试数据丰富直观。

【技术实现步骤摘要】

本专利技术涉及一种EEPROM器件测试电路及其测试方法。
技术介绍
EEPROM存储器在人们的生产、生活中具有广泛的应用和前景。随着存储器容量的 不断提高、存储器产品开发速度的不断提升，快速、高效的产品测试能力逐渐成为整个产品 开发过程中至关重要的环节。存储器产品开发中如何找到一种快速、低成本的测试方法，即 能满足产品开发需要又可以灵活支持各种不同测试需求，以完成更复杂和更高批量的测试 是摆在存储器产品开发者面前必须解决的重要问题。传统的EEPROM测试中为了实现批量测试都是利用在一条IO 口线上并联芯片或者 在一条IO线上连接一颗芯片的方法，传统的EEPROM存储器功能测试电路如图1所示，电路 包括一控制器1，和连接在该控制器1，的IO 口线上的η个被测器件2，，且控制器1，的每 根IO 口线上最多可并联8个被测器件2’，即8个被测器件2’的IO 口共用一条数据线与控 制器1’连接。然而因为控制器1’驱动能力的限制，不可能同时测试更多的被测器件2’ ； 另外，因为被测器件2’并不一定具有片选地址线，因此，控制器1’将不能时时监控每个被 测器件2’的状态；而现有的单个芯片测试所采用的方式虽然实现了实时控制，但是无法实 现批量测试，从而大大增加了测试成本。
技术实现思路
为了解决上述现有技术存在的问题，本专利技术旨在提供一种EEPROM器件测试电路 及其测试方法，以有效提高测试效率、降低测试成本，实现每个被测器件的时时检测，同时 使测试数据丰富直观。本专利技术之一所述的一种EEPROM器件测试电路，它包括一主控制器、一与该主控制 器的第一 IO 口的数据线连接的测试单元和一与所述主控制器的第二 IO 口的控制线连接的 译码电路，所述的主控制器一方面向所述的测试单元输出测试启动信号，另一方面接收该测 试单元输出的测试数据，生成并存储相应的统计分析信息；所述的译码电路从所述主控制器接收到译码信号，将该主控制器第二 IO 口的控 制线的地址译码成行控制线和列控制线的地址，并将所述行控制线和列控制线的地址设置 为高电平或低电平；所述的测试单元通过所述行控制线和列控制线与译码电路连接。在上述的EEPROM器件测试电路中，所述主控制器的第一 IO 口包括N根行数据线和N根列数据线，且所述行数据线和 列数据线按纵横交叉的形式排列成一网状结构；所述测试单元包括N2个按Ν*Ν的阵列形式排列的被测器件；所述行控制线和列控制线的数量均为N根，且每根行控制线和每根列控制线上分别并联有N个均具有一个控制栅和两个信号栅的行传输门和列传输门，且所述行传输门的 控制栅与行控制线连接，所述列传输门的控制栅与列控制线连接；所述每个行传输门的一信号栅与所述一列传输门的一信号栅连接在同一所述被 测器件上，与同一所述被测器件连接的行传输门和列传输门的控制栅互为反相，该行传输 门的另一信号栅与所述的一行数据线连接，该列传输门的另一信号栅与所述的一列数据线 连接，且与连接在同一所述列数据线上的列传输门串联的行传输门分别与不同的行数据线 连接；其中，N为自然数。在上述的EEPROM器件测试电路中，所述的测试电路还包括一与所述主控制器连 接的显示模块，显示所述的测试数据。本专利技术之二所述的一种基于上述EEPROM器件测试电路的测试方法，其特征在于， 所述的测试方法包括下列步骤，步骤一，主控制器向测试单元发送测试启动命令，同时向译码电路发送译码命令， 并控制译码电路将主控制器第二 IO 口的控制线地址经译码后产生的N根行控制线地址设 为低电平；步骤二，测试单元接收到步骤一中所述的测试启动命令后，测试单元中的每个被 测器件实时向主控制器返回测试数据；步骤三，若步骤二中所述的任一被测器件出现故障，则通过与该被测器件连接的 列传输门所连接的第一 IO 口 Pl中的列数据线向主控制器输出包含故障信息的测试数据， 并向主控制器返回该列数据线的地址；若被测器件未出现故障，则返回步骤二 ；步骤四，当主控制器接收到步骤三中所述的测试数据后，向译码电路发送译码命 令，并控制译码电路将主控制器第二 IO 口的控制线地址经译码后产生的N根列控制线地址 设为低电平；步骤五，主控制器逐个扫描与步骤三中所述列传输门串联的行传输门，直至主控 制器检测到步骤三中所述的被测器件后，将与该被测器件连接的行传输门所连接的第一 IO 口 Pi中的行数据线的地址返回到主控制器；步骤六，主控制器根据步骤三和步骤五中所述的列数据线的地址和行数据线的地 址以及包含故障信息的测试数据，生成、存储并通过显示模块显示出现故障的被测器件的 统计分析信息，且该信息包括被测器件的故障原因和坐标信息；其中，N为自然数。由于采用了上述的技术解决方案，本专利技术利用矩阵扫描的方式实现了被测器件的 定位，这样就在并行测试的基础上实现了实时的器件检测，使得在测试过程中能及时得到 测试中各器件的状态、故障发生类型、故障发生时间等重要数据；在高低温测试、寿命测试 等质量测试中可以及时确认故障器件问题发生的状态、时间、阶段，这对于分析产品良率， 保证产品质量具有重要意义。附图说明图1是传统的EEPROM存储器功能测试电路的结构框图；图2是本专利技术的一种EEPROM器件测试电路的结构框图3是本专利技术的一种EEPROM器件测试电路中测试单元的一种实施列的结构框图。 具体实施例方式下面结合附图，对本专利技术的实施例进行详细说明。请参阅图2至图3，本专利技术的一种EEPROM器件测试电路，包括一主控制器1、一与 主控制器1的第一 IO 口 Pl的数据线连接的测试单元3、一与主控制器1的第二 IO 口 P2的 控制线连接的译码电路2和一与主控制器1连接的显示模块4，其中，主控制器1的第一 IO 口 Pl包括N根行数据线和N根列数据线，且行数据线和列 数据线按纵横交叉的形式排列成一网状结构，主控制器1 一方面向测试单元2输出测试启 动信号，另一方面接收测试单元2输出的测试数据，生成并存储相应的统计分析信息；译码电路从所述主控制器接收到译码信号，将该主控制器第二 IO 口的控制线的 地址译码成行控制线和列控制线的地址，并将所述行控制线和列控制线的地址设置为高电 平或低电平；译码电路2从主控制器1接收到译码信号，将主控制器1第二 IO 口 P2的控制线 的地址译码成行控制线的地址和列控制线的地址，并将行控制线和列控制线的地址设置为 高电平或低电平；行控制线和列控制线的数量均为N根，且每根行控制线和每根列控制线 上分别并联有N个均具有一个控制栅和两个信号栅的行传输门6和列传输门5，且行传输门 6的控制栅与行控制线连接，列传输门5的控制栅与列控制线连接；测试单元3通过行控制线、列控制线与译码电路2连接，具体地说，测试单元3包 括N2个按N*N的阵列形式排列的被测器件；每个行传输门6的一信号栅与一列传输门5的 一信号栅连接在同一被测器件上，与同一被测器件连接的行传输门6和列传输门5的控制 栅互为反相，该行传输门6的另一信号栅与一行数据线连接，该列传输门的另一信号栅与 一列数据线连接，且与连接在同一列数据线上的列传输门5串联的行传输门6分别与不同 的行数据线连接；显示模块4显示从主控制器1接收到的测试数据。本专利技术中的N为自然数；如图3所示，在本实施例中，N的取值为4，本文档来自技高网...

【技术保护点】
一种ＥＥＰＲＯＭ器件测试电路，其特征在于，所述的测试电路包括一主控制器、一与该主控制器的第一ＩＯ口的数据线连接的测试单元和一与所述主控制器的第二ＩＯ口的控制线连接的译码电路，所述的主控制器一方面向所述的测试单元输出测试启动信号，另一方面接收该测试单元输出的测试数据，生成并存储相应的统计分析信息；所述的译码电路从所述主控制器接收到译码信号，将该主控制器第二ＩＯ口的控制线的地址译码成行控制线和列控制线的地址，并将所述行控制线和列控制线的地址设置为高电平或低电平；所述的测试单元通过所述行控制线和列控制线与译码电路连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘新东，向中文，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：31