移位寄存器单元、显示器用栅极驱动装置及液晶显示器制造方法及图纸

本发明专利技术公开了一种移位寄存器单元、显示器用栅极驱动装置及液晶显示器，其中，移位寄存器单元包括：输入模块，用于输入第二时钟信号或者第三时钟信号，并用于输入帧起始信号、第一时钟信号、低电压信号、复位信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号；处理模块，用于生成栅极驱动信号，并且使得至少二个薄膜晶体管形成的至少一个第一结点处的电平，在输入模块输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平；输出模块，用于将处理模块生成的栅极驱动信号发送出去。本发明专利技术能够使得栅极与第一结点连接的各个薄膜晶体管的寿命得到延长，移位寄存器单元的稳定性得到提升。

【技术实现步骤摘要】

本专利技术涉及显示器驱动技术，尤其涉及一种移位寄存器单元、显示器用栅极驱动装置及液晶显示器。
技术介绍
为了达到显示目的，一些显示器中会用到栅极驱动装置。以液晶显示器为例，液晶显示器显示图像时通常采用逐行扫描的方式，每一行子像素区域的薄膜晶体管(Thin Film Transistor，简称TFT)的导通和截止由一条栅线控制， 用于驱动各个薄膜晶体管的栅极的栅极驱动信号由栅极驱动装置产生，栅极驱动装置通常包括多个移位寄存器单元。移位寄存器单元通常包括多个薄膜晶体管，多个薄膜晶体管结合输入的时钟信号、帧起始信号以及复位信号等，生成栅极驱动信号，栅极驱动信号发送给阵列基板上的子像素区域内的薄膜晶体管。这些薄膜晶体管中的至少两个，能够形成一个结点，其中一些结点处的电平会长时间处于高电平，这样，栅极与这些结点连接的一些薄膜晶体管就会长时间处于较大的偏置电压之下，从而导致栅极与这些结点连接的薄膜晶体管的寿命减小，影响移位寄存器单元的稳定性。
技术实现思路
本专利技术提供一种移位寄存器单元、显示器用栅极驱动装置及液晶显示器，能够延长部分薄膜晶体管的寿命，提高移位寄存器单元的稳定性。本专利技术提供了一种移位寄存器单元，包括输入模块，用于输入第二时钟信号或者第三时钟信号，并用于输入帧起始信号、第一时钟信号、低电压信号、复位信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号；在一个帧间隔内，第二时钟信号与第一时钟信号的反相信号相同，第三时钟信号保持低电平；在相邻的下一个帧间隔内，第三时钟信号与第一时钟信号相同，第二时钟信号保持低电平；一个帧间隔包括一帧或多帧的显示时间；处理模块，与所述输入模块连接，包括至少二个薄膜晶体管，用于根据所述输入模块输入的第二时钟信号或者第三时钟信号，并根据帧起始信号、第一时钟信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号，生成栅极驱动信号，并且使得所述至少二个薄膜晶体管形成的至少一个第一结点处的电平，在所述输入模块输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平；输出模块，与所述处理模块连接，用于将所述处理模块生成的栅极驱动信号发送出去。本专利技术还提供了一种显示器用栅极驱动装置，包括顺次连接的n+1个如前所述的移位寄存器单元；η为自然数；除第一个移位寄存器单元和第n+1个移位寄存器单元之外，每个移位寄存器单元的输出模块均和相邻的上一个移位寄存器单元的输入模块以及相邻的下一个移位寄存器单元的输入模块连接，每个移位寄存器单元输出的栅极驱动信号均被发送给相邻的上一个移位寄存器单元，作为相邻的上一个移位寄存器单元的复位信号；每个移位寄存器单元数输出的栅极驱动信号均被发送给相邻的下一个移位寄存器单元，作为相邻的下一个移位寄存器单元的帧起始信号；第一个移位寄存器单元的输出模块与第二个移位寄存器单元的输入模块连接，第一个移位寄存器单元输出的栅极驱动信号被输入到第二个移位寄存器单元，作为第二个移位寄存器单元的帧起始信号；最后一个移位寄存器单元的输出模块与第η个移位寄存器单元的输入模块连接， 最后一个移位寄存器单元输出的栅极驱动信号被发送给第η个移位寄存器单元，作为第η 个移位寄存器单元的复位信号；最后一个移位寄存器单元的输出模块与自身的输入模块连接，最后一个移位寄存器单元输出的栅极驱动信号被发送给自身的输入模块，作为自身的复位信号。本专利技术还提供了一种液晶显示器，包括如前所述的显示器用栅极驱动装置。本专利技术提供的移位寄存器单元、显示器用栅极驱动装置及液晶显示器，处理模块除了根据输入模块输入的第二时钟信号或者第三时钟信号，并根据帧起始信号、第一时钟信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号，生成栅极驱动信号之外，还能够使得至少二个薄膜晶体管形成的至少一个第一结点处的电平，在输入模块输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平，这样，第一结点处于高电平的时间缩短，栅极与第一结点连接的各个薄膜晶体管的寿命就能够得到延长，移位寄存器单元的稳定性得到了提升。下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。 附图说明图1所示为本专利技术移位寄存器单元的结构示意图；图2所示为本专利技术移位寄存器单元第一实施例的结构示意图；图3a所示为本专利技术移位寄存器单元第二实施例的结构示意图；图3b所示为图5a中第三个移位寄存器单元SR3中输入和输出信号的时序图；图4所示为本专利技术显示器用栅极驱动装置的结构示意图；图5a所示为本专利技术显示器用栅极驱动装置第一实施例的结构示意图；图5b所示为图5a所示的显示器用栅极驱动装置的输入和输出信号的时序图；图5c为图5b的简化时序图；图6a所示为本专利技术移位寄存器单元第三实施例的结构示意图；图6b所示为图6a中的移位寄存器单元的输入和输出信号的时序图；图7所示为本专利技术移位寄存器单元第四实施例的结构示意图；图8所示为本专利技术显示器用栅极驱动装置第二实施例的结构示意图；图9所示为本专利技术显示器用栅极驱动装置第三实施例的结构示意图。具体实施例方式各种显示器中都需要用到栅极驱动装置，为了便于说明，本专利技术以下各实施例中主要以液晶显示器为例来介绍，但是本专利技术提供的移位寄存器单元以及栅极驱动装置不限于液晶显示器，也能够应用到其他各种显示器中。如图1所示为本专利技术移位寄存器单元的结构示意图，该移位寄存器单元包括输入模块11、处理模块12和输出模块13。输入模块11用于输入第二时钟信号或者第三时钟信号，并用于输入帧起始信号、第一时钟信号、低电压信号、复位信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号；在一个帧间隔内，第二时钟信号与第一时钟信号的反相信号相同，第三时钟信号保持低电平；在相邻的下一个帧间隔内，第三时钟信号与第一时钟信号相同，第二时钟信号保持低电平；一个帧间隔包括一帧或多帧的显示时间。处理模块12与输入模块11连接，包括至少二个薄膜晶体管，用于根据输入模块11输入的第二时钟信号或者第三时钟信号，并根据帧起始信号、第一时钟信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号，生成栅极驱动信号，并且使得至少二个薄膜晶体管形成的至少一个第一结点处的电平，在输入模块11输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平。输出模块13与处理模块12连接，用于将处理模块12生成的栅极驱动信号发送出去。如图2所示为本专利技术移位寄存器单元第一实施例的结构示意图，该实施例中，处理模块12包括栅极驱动信号生成单元121和电平控制单元122。栅极驱动信号生成单元 121与输入模块11连接，包括至少二个薄膜晶体管，用于根据输入模块11输入的第二时钟信号或者第三时钟信号，并根据帧起始信号、第一时钟信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号，生成栅极驱动信号。电平控制单元122与栅极驱动信号生成单元121连接，用于使得栅极驱动信号生成单元121中的至少二个薄膜晶体管形成的至少一个第一结点处的电平，在输入模块11输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平。如图3a所示为本专利技术移位寄存器单元第二实施例的结构示意图，该实施例中， 输入模块包括起始信号输入端(INPUT-I)、第一时钟信号输入端(CLKlIN)、第二时钟信号输入端(CL本文档来自技高网...

【技术保护点】
１．一种移位寄存器单元，其特征在于，包括：输入模块，用于输入第二时钟信号或者第三时钟信号，并用于输入帧起始信号、第一时钟信号、低电压信号、复位信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号；在一个帧间隔内，第二时钟信号与第一时钟信号的反相信号相同，第三时钟信号保持低电平；在相邻的下一个帧间隔内，第三时钟信号与第一时钟信号相同，第二时钟信号保持低电平；一个帧间隔包括一帧或多帧的显示时间；处理模块，与所述输入模块连接，包括至少二个薄膜晶体管，用于根据所述输入模块输入的第二时钟信号或者第三时钟信号，并根据帧起始信号、第一时钟信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号，生成栅极驱动信号，并且使得所述至少二个薄膜晶体管形成的至少一个第一结点处的电平，在所述输入模块输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平；输出模块，与所述处理模块连接，用于将所述处理模块生成的栅极驱动信号发送出去。

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括输入模块，用于输入第二时钟信号或者第三时钟信号，并用于输入帧起始信号、第一时钟信号、低电压信号、复位信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号；在一个帧间隔内，第二时钟信号与第一时钟信号的反相信号相同，第三时钟信号保持低电平；在相邻的下一个帧间隔内，第三时钟信号与第一时钟信号相同，第二时钟信号保持低电平；一个帧间隔包括一帧或多帧的显示时间；处理模块，与所述输入模块连接，包括至少二个薄膜晶体管，用于根据所述输入模块输入的第二时钟信号或者第三时钟信号，并根据帧起始信号、第一时钟信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号，生成栅极驱动信号，并且使得所述至少二个薄膜晶体管形成的至少一个第一结点处的电平，在所述输入模块输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平；输出模块，与所述处理模块连接，用于将所述处理模块生成的栅极驱动信号发送出去。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述处理模块包括栅极驱动信号生成单元，与所述输入模块连接，包括至少二个薄膜晶体管，用于根据所述输入模块输入的第二时钟信号或者第三时钟信号，并根据帧起始信号、第一时钟信号和相邻的下一个移位寄存器单元发送的第一信号和第二信号，生成栅极驱动信号；电平控制单元，与所述栅极驱动信号生成单元连接，用于使得所述栅极驱动信号生成单元中的至少二个薄膜晶体管形成的至少一个第一结点处的电平，在所述输入模块输入的第二时钟信号或第三时钟信号保持低电平的帧间隔内保持低电平。3.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述输入模块包括 起始信号输入端，用于输入帧起始信号；第一时钟信号输入端，用于输入第一时钟信号； 第二时钟信号输入端，用于输入第二时钟信号或第三时钟信号； 第一信号输入端，用于输入该移位寄存器单元的相邻的下一个移位寄存器单元输入的第一信号；第二信号输入端，用于输入该移位寄存器单元的相邻的下一个移位寄存器单元输入的第二信号；低电压信号输入端，用于输入低电压信号； 复位信号输入端，用于输入复位信号。4.根据权利要求3所述的移位寄存器单元，其特征在于，所述栅极驱动信号生成单元包括第一薄膜晶体管，其漏极和栅极均与起始信号输入端连接；第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电压信号输入端连接；第三薄膜晶体管，其漏极与第一时钟信号输入端连接，栅极与所述第一薄膜晶体管的源极连接，源极与自身的栅极和输出模块连接；第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电压信号输入端连接；第五薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第七薄膜晶体管，其源极分别与所述第五薄膜晶体管的栅极和所述第六薄膜晶体管的栅极连接；第八薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第九薄膜晶体管，其源极与所述第七薄膜晶体管的栅极连接； 第十薄膜晶体管，其漏极与所述第九薄膜晶体管的源极连接，栅极与所述第一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；第十一薄膜晶体管，其漏极与所述第一薄膜晶体管的漏极连接，源极与所述第一薄膜晶体管的源极连接，栅极与第二时钟信号输入端连接；第十二薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述低电压信号输入端连接，栅极与第二时钟信号输入端连接。5.根据权利要求4所述的移位寄存器单元，其特征在于，第七薄膜晶体管的源极、第八薄膜晶体管的漏极、第五薄膜晶体管的栅极和第六薄膜晶体管的栅极的汇聚处形成第一结点ο6.根据权利要求5所述的移位寄存器单元，其特征在于，所述电平控制单元包括第十三薄膜晶体管，其漏极与所述第五薄膜晶体管的漏极连接，栅极与所述第一信号输入端连接，源极与所述低电压信号输入端连接；第十四薄膜晶体管，其漏极与所述第十薄膜晶体管的漏极连接，栅极与所述第二信号输入端连接，源极与所述低电压信号输入端连接；第十五薄膜晶体管，其漏极与所述第八薄膜晶体管的漏极连接，栅极与所述第二信号输入端连接，源极与所述低电压信号输入端连接；第十六薄膜晶体管，其漏极与所述第六薄膜晶体管的漏极连接，栅极与所述第一信号输入端连接，源极与所述低电压信号输入端连接。7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第九薄膜晶体管的栅极和漏极以及第七薄膜晶体管的漏极与所述第一时钟信号输入端连接；或者，所述第九薄膜晶体管的栅极和漏极以及第七薄膜晶体管的漏极与所述第二时钟信号输入端连接。8.根据权利要求7所述的移位寄存器单元，其特征在于，还包括电容，所述电容的两端分别与所述第三薄膜晶体管的栅极和源极连接。9.根据权利要求7所述的移位寄存器单元，其特征在于，所述第七薄膜晶体管沟道的宽长比和第...

【专利技术属性】
技术研发人员：商广良，韩承佑，
申请(专利权)人：北京京东方光电科技有限公司，
类型：发明
国别省市：11