具有多层级架构的快闪存储器制造技术

本发明专利技术包括一种制作存储器装置的方法，其包含：在衬底上形成外围电路；用层间电介质层覆盖所述外围电路及所述衬底；及在所述层间电介质层上形成一个或一个以上存储器阵列层级的堆叠。

【技术实现步骤摘要】

本文中所揭示的标的物涉及一种多层级快闪存储器及一种用以形成所述多层级快闪存储器的工艺流程。
技术介绍
举例来说，存储器装置可用于许多类型的电子装备中，例如计算机、蜂窝电话、 PDA、数据记录器、游戏及导航设备。对较小及/或能力更高的电子装备的不断需求可产生对较小、较高密度存储器装置的需要，其可涉及接近与原子或分子级的材料及电子行为相关联的较低边界的小半导体特征大小。因此，除减小半导体特征大小以外的用以增加存储器密度的方法可涉及新配置，例如三维存储器架构。然而，此种方法可涉及对实施起来相对昂贵的新制作技术及/或新工艺流程的显著转变。因此，可需要一种可使用从用以制作更熟悉的二维存储器架构的工艺流程相对少地作修改的工艺流程制作的三维存储器架构。附图说明将参照以下各图描述非限制性及非穷举性实施例，其中除非另有规定，各图中相同参考编号指代相同部件。图1是根据一实施例的多层级存储器装置的横截面图。图2是根据一实施例的多层级存储器装置的另一横截面图。图3是根据一实施例的用以形成多层级存储器装置的工艺的流程图。图4是根据一实施例的存储器装置的晶体管部分的栅极堆叠层的横截面图。图5是根据一实施例的存储器装置的晶体管部分的横截面图。图6是根据一实施例的包括层间电介质层的存储器装置的晶体管部分的横截面图。图7是根据一实施例的准备用于制作存储器阵列的存储器装置的横截面图。图8是根据一实施例的包括存储器阵列的存储器装置的横截面图。图9是根据一实施例的包括存储器阵列的存储器装置的另一横截面图。图10是根据一实施例的准备用于制作源极触点的存储器装置的横截面图。图11是根据另一实施例的存储器装置的横截面图。图12是根据一实施例的准备用于制作多层级存储器阵列的存储器装置的横截面图。图13是根据一实施例在多层级存储器阵列中的漏极或源极触点的横截面图。图14是根据一实施例的计算系统及存储器装置的示意图。具体实施例方式此说明书通篇所提及的“一个实施例”或“一实施例”意指结合所述实施例描述的特定特征、结构或特性包括在所请求的标的物的至少一个实施例中。因此，在此说明书通篇的各个地方出现的片语“在一个实施例中”或“一实施例”未必全部指代相同实施例。此外， 可将所述特定特征、结构或特性组合在一个或一个以上实施例中。在一实施例中，三维存储器结构可包含衬底上的外围电路、用以覆盖所述外围电路的层间电介质层(ILD)及在所述ILD上的两个或两个以上存储器单元阵列层级。此种ILD 可包含(举例来说)使用各种技术(包括低压化学气相沉积(LPCVD)、化学气相沉积(CVD) 及/或原子层沉积(ALD))沉积的氧化硅。举例来说，此外围电路(举例来说)可包含用以选择及/或操作栅极线、位线及/或漏极-源极线的控制电路。此外围电路还可包含感测放大器电路，但所请求的标的物不受限于此。不管名字如何，外围电路不需要驻留于存储器结构的外围上。特定来说，此外围电路可安置于其上构建有所述外围电路的衬底与两个或两个以上存储器单元阵列层级之间。在一个实施方案中，此种三维存储器结构可包含NAND 快闪存储器，但所请求的标的物不受此方面的限制。在一实施例中，存储器单元阵列可包含电荷捕集NAND快闪存储器。此些存储器单元可包含用以选择性地捕集电荷载子的氧化物-氮化物-氧化物(ONO)堆叠及源极/漏极区之间的沟道区。与存储器阵列的各个层级的源极/漏极触点可包含延伸穿过存储器阵列的各个层级的导电插塞。在一特定实施例中，漏极触点可从最顶部存储器单元阵列层级延伸到最底部存储器单元阵列层级。在一实施例中，用以制作三维存储器结构的工艺流程可通过在衬底上形成外围电路而开始。在用绝缘材料及/或ILD覆盖外围电路之后，可形成第一存储器阵列层级。在用另外的绝缘材料及/或ILD覆盖第一存储器阵列层级之后，可形成另一存储器阵列层级， 等等。接着可如下文所描述来形成通往各个存储器阵列层级的接触线。当然，用以制作三维存储器结构的工艺的此些细节仅为实例，且所请求的标的物不受限于此。在另一实施例中，用以制作三维存储器结构的工艺流程可通过在衬底上形成第一存储器阵列层级而开始。在用添加的绝缘材料及/或ILD覆盖第一存储器阵列层级之后， 可形成另一存储器阵列层级，等等。在形成最后的存储器阵列层级之后，可通过在电路区中选择性地移除阵列ILD来在衬底上形成外围电路。在用添加的绝缘材料及/或ILD覆盖外围电路之后，可接着如下文所描述形成通往各个存储器阵列层级的导电接触线。再次，用以制作三维存储器结构的工艺的此些细节仅为实例，且所请求的标的物不受限于此。图1是根据一实施例的沿第一方向的多层级存储器装置100的横截面图。图2是根据一实施例的沿大致正交于所述第一方向的第二方向的多层级存储器装置100的另一横截面图。此种三维存储器装置可允许通过一个在另一个上地堆叠多个阵列层级而实现存储器的相对高密度装填。此处，词语“堆叠”并不打算暗示此些存储器阵列层级在别处形成且随后一个在另一个上地放置。而是，可在构建到衬底中的外围电路上方原位制作此些存储器阵列层级。举例来说，存储器装置100的下部部分可包含衬底105上的外围电路120， 而上部部分可包含存储器阵列堆叠110。特定来说，(举例来说)外围电路120可包括经由掩埋于ILD 145中的各个导电线130而互连的一个或一个以上晶体管125。存储器阵列堆叠110可包含包括存储器单元140阵列的一个或一个以上存储器阵列层级115。邻近存储器阵列层级115可通过至少ILD 135而彼此绝缘及/或分离，但也可使用其它材料及/或层。在一特定实施方案中，可在多晶硅(多晶)层260上的特定区255中蚀刻ONO堆叠205 以在阵列层级115中形成源极触点1015。举例来说，可使用例如LPCVD、CVD、ALD及/或分子束外延(MBE)等各种技术来沉积多晶硅，且在沉积之后对其进行原位掺杂(例如，在沉积期间)或植入。当然，此些材料仅为实例，且所请求的标的物不受限于此。图3是根据一实施例的用以形成多层级存储器装置的工艺300的流程图。图4到 13显示此种多层级存储器装置在各个制作阶段处的横截面图。在框310处，在衬底上形成外围电路的工艺以衬底105开始，如图4中所示。特定来说，为界定包括在外围电路中的晶体管，可执行阱/阈值植入、高电压(HV)氧化、低电压(LV)氧化515及多晶层沉积。接下来，在通过氧化物填充及后续化学机械抛光(CMP)界定浅沟槽隔离(STI)之后，则例如可在衬底105上沉积导电层430 (例如，钨硅(WSi2))。举例来说，此种沉积工艺可包括CVD、MBE 及/或ALD。可在结构400上沉积掩模以将导电层430及多晶层420的至少一部分图案化。举例来说，所得图案可界定包括在外围电路120中的晶体管的多个晶体管栅极。在晶体管栅极界定之后，可接近此些晶体管的源极/漏极区执行LDD植入、间隔物界定以及η+及ρ+植入555。如图5中所示，所得晶体管125可包含包括具有由间隔物505覆盖的侧的多晶图案425及导电图案435的栅极堆叠。举例来说，可使用晶体管125来控制存储器装置的寻址及/或输入/输出操作。图6是包括囊括晶体管125的ILD 145的存储器装置的晶体管部分的横截面图。 举例来说，可本文档来自技高网...

【技术保护点】
１．一种制作存储器装置的方法，所述方法包含：在衬底上形成外围电路；用层间电介质层覆盖所述外围电路及所述衬底；及在所述层间电介质层上形成一个或一个以上存储器阵列层级的堆叠。

【技术特征摘要】
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【专利技术属性】
技术研发人员：亚历山德罗·格罗西，朱利奥·阿尔比尼，安娜·马里亚·孔蒂，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US