一种可控硅器件制造技术

本发明专利技术公开了一种可控硅器件，包括P型衬底，在P型衬底上设置连接阳极的第一N阱与电位浮空的第二N阱，在所述的两个N阱与P型衬底之间跨接了一个第三N+注入区。利用第一N阱与P型衬底之间跨接第三N+注入区，实现了触发电压值降低；通过P型衬底中添加电位浮空的第二N阱，实现了维持电压值的增加，从而达到一个低触发、高维持电压的目的。而且，本发明专利技术可控硅器件结构简单，单位面积版图效率高、电流均匀，器件强壮性好，稳定可靠。

【技术实现步骤摘要】

本专利技术属于集成电路的静电防护领域，具体涉及一种可控硅器件。
技术介绍
自然界的静电放电(ESD)现象对集成电路的可靠性构成严重的威胁。在工业界， 集成电路产品的失效30%都是由于遭受静电放电现象所引起的，而且越来越小的工艺尺 寸，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电 路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。静电放电现象的模式通常分为四种HBM(人体放电模式)，匪(机器放电模式)， CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的 两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从 另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电 压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同 时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因 此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD 电流进行泄放。在集成电路的正常工作状态下，静电放电防护器件是处于关闭的状态，不会影响 输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器 件会开启导通，迅速的排放掉静电电流。ESD防护设计不但要对内部芯片保护，还要保证不对芯片的正常工作产生影响。在 实际设计中要求ESD器件的电压工作范围在正常工作电压与内部芯片栅氧击穿电压之间， 即ESD器件的维持电压要高于正常工作电压，而ESD器件的开启电压要低于内部芯片的栅 氧击穿电压，如图1所示。如果ESD器件的开启电压高于内部芯片栅氧击穿电压，则不能起 到保护的作用；如果ESD器件的维持电压低于正常工作电压，则会发生闩锁效应，如图1虚 线部分所示。在ESD防护的发展过程中，二极管、GGNMOS(栅接地的NMOQ、SCR(可控硅)等器 件通常被作为ESD防护单元。常用的可控硅如图2所示，P型衬底上有N阱，N阱中有两个注入区，分别是N+注入 区和P+注入区。同样的，在未做N阱的P型衬底上也有一个N+注入区与P+注入区。其中 N阱的N+注入区设置在远离N阱与P型衬底交界一端，N阱的P+注入区设置在靠近N阱与 P型衬底交界的一端；P型衬底的P+注入区设置在远离交界的一端，P型衬底的N+注入区 设置在靠近交界的一端。所有的注入区之间使用浅壕沟隔离(Shallow TrenchIsolation, STI)。N阱的N+注入区和P+注入区接电学阳极，P阱的N+注入区和P+注入区接电学阴 极。图3是和该SCR结构相对应的电路原理图。当阳极出现ESD信号时，较大的电压 能导致N阱与P型衬底的PN结雪崩击穿，产生的雪崩电流流过P型衬底的寄生电阻Rpsub产生压降，当这个压降大于寄生NPN三极管的开启电压，NPN寄生三极管开启，同时由于正 反馈使PNP寄生三极管也开启，整个可控硅器件被导通，开始泄放ESD电流，同时将可控硅 两端电压钳制在较低电位。因为N阱与P型衬底的浓度都非常低，会导致发生在之间雪崩 击穿电压非常高，高于内部所要保护芯片的栅氧击穿电压。另一方面，因为寄生NPN三极管与寄生PNP三极管的正反馈效应，使得可控开启后 的维持电压很低，往往低于电路正常工作电压，容易发生闩锁效应，影响电路的正常工作。 一种常采用的方法是通过增长其中一个寄生三极管基区宽度来达到提高维持电压的目的。 具体的来说，譬如增加图2中P型衬底中N+注入区到N阱的横向距离。但这种方法带来的 副作用是增加了整个可控硅器件的版图面积并降低了可控硅的ESD强壮性。因此，现有技术中，可控硅触发电压一般较高，对于5V及以下的工作电压不能有 效保护；同时该可控硅的维持电压通常又过低，容易发生闩锁效应，影响芯片的正常工作。 所以需要对常用的可控硅进行降低触发电压、升高维持电压的改进。
技术实现思路
本专利技术提供了一种可控硅器件，其结构简单、触发电压低、维持电压高，能够在相 应范围内调整触发电压与维持电压以符合具体电路防护的要求，是一种可靠的静电放电防 护器件。一种可控硅器件，包括P型衬底，所述P型衬底上沿横向设置有与电学阳极连接的 第一 N阱和电位浮空的第二 N阱，所述第一 N阱和第二 N阱不相连接；由第一 N阱指向第二 N阱的方向，在所述第一 N阱、第二 N阱和P型衬底上未设N 阱的区域中，沿横向依次设有第一 N+注入区、第一 P+注入区、第三N+注入区、第二 N+注入 区和第二 P+注入区；其中，所述第一 N+注入区和第一 P+注入区设置在第一 N阱中，所述第三N+注入 区的两端分别跨设在第一 N阱和第二 N阱上，所述第二 N+注入区和第二 P+注入区设置在 P型衬底上未设N阱的区域；所述第一 P+注入区和第一 N+注入区均接入电学阳极，所述第二 P+注入区和第二 N+注入区均接入电学阴极，所述第三N+注入区则不接任何电极；所述第一 N+注入区和第一 P+注入区之间通过第一浅壕沟隔离进行隔离，所述第一P+注入区和第三N+注入区之间通过第二浅壕沟隔离进行隔离，所述第三N+注入区和第二N+注入区之间通过第四浅壕沟隔离进行隔离，所述第二 N+注入区和第二 P+注入区之间 通过第三浅壕沟隔离进行隔离。所述电位浮空的第二 N阱是指所述第二 N阱不与任何电学电极相连。优选所述第一 N阱和第二 N阱之间的距离为1 4微米，在满足设计规则的条件 下，方便加工的前提下，应尽量选择较短的横向基区宽度，以保证器件基本的ESD强壮性以 及本专利技术的低触发电压和高维持电压的功能。本专利技术中，所述第三N+注入区的两端分别位于所述第一 N阱和所述第二 N阱上， 由于所述第一 N阱和所述第二 N阱不相连接，所述第三N+注入区本身横跨所述第一 N阱与 所述第二 N阱之间的区域(P型衬底上未设N阱的区域)，因此，可以说，所述第三N+注入区 同时跨接所述第一 N阱、所述第二 N阱和所述P型衬底。本专利技术中，通过在第一 N阱与P型衬底之间跨接第三N+注入区，利用高浓度N+注 入区增加第一 N阱与P型衬底之间击穿时的电场强度，以减小击穿电压，从而实现触发电压 的降低；通过P型衬底中设置电位浮空的第二 N阱，在纵向上增加可控硅中内嵌NPN三极管 的基区长度，来实现维持电压值的增加，从而达到一个低触发、高维持电压的目的。同时，由 于采取不同于常规的增加基区宽度的结构，将单纯的增加横向长度变为同时增加纵向长度 达到减小版图面积的目的。本专利技术可控硅器件结构简单，电流均勻，器件强壮性好，稳定可罪。本专利技术可控硅器件相比普通SCR结构依靠N阱/P阱PN结雪崩击穿能实现更低的 击穿电压；相比普通SCR单纯增加横向基区宽度来提高维持电压更节省版图面积。附图说明图1是ESD防护器件需要满足的电压范围示意图；图2为现有技术的可控硅SCR静电放电防护器件的剖面图；图3为图2的等效电路原理图；图4为本专利技术的可控硅器件的剖面图；图5为图4的俯视图。具体实施例方式下面结合实施例和附图来详细说明本专利技术，但本专利技术并不仅限于此。如图4和图5所示，一种可控硅器件，包括P型衬底41，P型衬底41上沿横向设置 有与电学阳极连接的第一 本文档来自技高网...

【技术保护点】
１．一种可控硅器件，包括Ｐ型衬底（４１），其特征在于：所述Ｐ型衬底（４１）上沿横向设置有与电学阳极连接的第一Ｎ阱（４２）和电位浮空的第二Ｎ阱（４３），所述第一Ｎ阱（４２）和第二Ｎ阱（４３）不相连接；由第一Ｎ阱（４２）指向第二Ｎ阱（４３）的方向，在所述第一Ｎ阱（４２）、第二Ｎ阱（４３）和Ｐ型衬底（４１）上未设Ｎ阱的区域中，沿横向依次设有第一Ｎ＋注入区（４４）、第一Ｐ＋注入区（４５）、第三Ｎ＋注入区（４９）、第二Ｎ＋注入区（４６）和第二Ｐ＋注入区（４７）；其中，所述第一Ｎ＋注入区（４４）和第一Ｐ＋注入区（４５）设置在第一Ｎ阱（４２）中，所述第三Ｎ＋注入区（４９）的两端分别跨设在第一Ｎ阱（４２）和第二Ｎ阱（４３）上，所述第二Ｎ＋注入区（４６）和第二Ｐ＋注入区（４７）设置在Ｐ型衬底（４１）上未设Ｎ阱的区域；所述第一Ｐ＋注入区（４５）和第一Ｎ＋注入区（４４）均接入电学阳极，所述第二Ｐ＋注入区（４７）和第二Ｎ＋注入区（４６）均接入电学阴极，所述第三Ｎ＋注入区（４９）则不接任何电极；所述第一Ｎ＋注入区（４４）和第一Ｐ＋注入区（４５）之间通过第一浅壕沟隔离（４８ａ）进行隔离，所述第一Ｐ＋注入区（４５）和第三Ｎ＋注入区（４９）之间通过第二浅壕沟隔离（４８ｂ）进行隔离，所述第三Ｎ＋注入区（４９）和第二Ｎ＋注入区（４６）之间通过第四浅壕沟隔离（４８ｄ）进行隔离，所述第二Ｎ＋注入区（４６）和第二Ｐ＋注入区（４７）之间通过第三浅壕沟隔离（４８ｃ）进行隔离。...

【技术特征摘要】

【专利技术属性】
技术研发人员：苗萌，董树荣，李明亮，吴健，韩雁，马飞，宋波，郑剑锋，
申请(专利权)人：浙江大学，
类型：发明
国别省市：86