本发明专利技术公开了一种MOSFET功率器件减小导通电阻RDS(on)的工艺方法，该方法包括A和B两种技术方案，所述的方法包括选择重掺杂N型衬底，生长轻惨杂N外延层、做磷注入、高温退火，在外延层表面形成一定结深的浓N型区、在外延层上完成分压环及有源区形成工艺等步骤。本发明专利技术是在外延后或者器件的分压环形成后增加一层淡磷注入并做高温退火工艺，然后进行浓硼工艺或栅氧工艺。在外延层表面形成一薄层比外延层稍浓的N型层，此N型层一方面减小了Rd的电阻，另一方面减小了后面工序P-Well的横向扩散，使Rjfet电阻减小，从而减小MOSFET器件的导通电阻RDS(on)，会减小10％左右。
【技术实现步骤摘要】
本专利技术涉及一种功率半导体装置的领域，尤其是涉及一种可降低导通电阻 RDS(on)的功率半导体结构及其制造方法。
技术介绍
功率MOSFET场效应晶体管是在MOS集成电路工艺基础上发展起来的新一代电力 开关器件，功率MOSFET是一种电压控制型单极晶体管，它是通过栅极电压来控制漏极电流 的，因而它的一个显著特点是驱动电路简单、驱动功率小，具有很大的输入阻抗，极高的开 关速度，良好的热稳定性，没有二次击穿问题，安全工作区宽且无少子存储效应，高频特性 好，工作频率高达IOOkHz等一系列独特优点，目前已在开关稳压电源、高频加热、计算机接 口电路以及功率放大器等方面获得了广泛应用。它采用超大规模集成电路的精细加工技术，用N/N+衬底结构，功率MOSFET管用外 延片材料要求电阻率的均勻性< 7%，电阻率的均勻性和大小直接影响功率MOSFET管的导 通电阻RDS (on)和击穿电压BVDSS，对于功率MOSFET器件，获得足够高的击穿电压和尽可能 低的导通电阻RDS(on)是设计中需要同时考虑的两个主要方向，外延层愈厚，电阻率越高， 击穿电压也愈高，同时导通电阻RDS(on)也越大。功率MOSFET器件RDS (on)组成如下图1 所示。RDS (on)主要由以下电阻构成RDS(on) = Rs+Rch+Rd+Rjfet+R印i+Rn 式中Rs 为 源区串联电阻，阻值很小，可以忽略；Rch为沟道电阻，在高压器件中贡献较小；Rd为栅电极正下方在N-层上形成的表面电荷积累层电阻；Rjfet为相邻两P阱间的电阻；R印i为高阻外延层的导通电阻，在高压VDMOS器件R印i通常占RDS (on)的70% 以上。Rn为N+层的导通电阻，阻值很小，可忽略。在外延参数确定情况下，MOSFET的耐压和RDS (on)基本确定下来，但如果有效减 小Rd及Rjfet的阻值，对减小RDS (on)会有一定的作用。
技术实现思路
本专利技术的目的是为了克服现有技术中存的缺陷，即，传统MOSFET制造工艺是在外 延后进行分压环工艺，然后进行浓硼工艺或栅氧工艺，本专利技术是在外延后或者器件的分压 环形成后增加一层淡磷注入(后面统称JFET-P+)并做高温退火工艺，然后进行浓硼工艺或 栅氧工艺。本专利技术是在外延层表面形成一薄层比外延层稍浓的N型层，此N型层一方面减 小了 Rd的电阻，另一方面减小了后面工序P-Well的横向扩散，使Rjfet电阻减小，从而减 小MOSFET器件的RDS(on)。为了实现上述的目的，本专利技术提出了一种MOSFET功率器件减 小导通电阻RDS(on)的工艺方法，所述的方法包括两个技术方案，即，本专利技术可以采用A和B两种工艺方案实现，具体步骤如下方案A工艺步骤步骤A-I 选择重掺杂N型衬底，按产品要求生长轻惨杂N外延层；步骤A-2 在步骤A-I中生长好外延层的硅片上做磷注入；步骤A-3 在步骤A-2中完成磷注入后的圆片做高温退火；步骤A-4 在表面形成浓N型层的外延上继续完成后面MOSFET制造的后续工艺。方案B工艺步骤步骤B-I 选择重掺杂N型衬底，按产品要求生长轻惨杂N外延层；步骤B-2 在步骤B-I中完成的外延层上完成分压环及有源区形成工艺；步骤B-3 在步骤B-2中完成分压环和有源区的硅片上做JFET-P+注入；步骤B-4 把在步骤B-3中完成磷注入后的圆片做高温退火，在外延层表面形成一 定结深的浓N型区；步骤B-5 在表面形成浓N型层的外延上继续完成后面MOSFET制造的后续工艺。本专利技术的有益效果是使用本专利技术的方法制造的功率MOSFET场效应晶体管具有驱 动电路简单、驱动功率小、具有输入阻抗大、开关速度高、热稳定性和高频特性好等优点，采 用此工艺方法，制造的功率MOSFET场效应晶体管导通电阻RDS(on)会减小10%左右。附图说明图A-I是第一实施例的重掺杂N型衬底生长轻惨杂N外延层的示意图；图A-2是第一实施例的在生长好外延层的硅片上做磷注入的示意图；图A-3是第一实施例的做高温退火，形成深的浓N型区的示意图；图B-I是第二实施例的重掺杂N型衬底生长轻惨杂N外延层的示意图；图B-2是第二实施例的在外延层上完成分压环及有源区形成工艺的示意图；图B-3是第二实施例的在生长好外延层的硅片上做磷注入的示意图；图B-4是第二实施例的做高温退火，形成在外延层表面形成一定结深的浓N型区 的示意图。具体实施例方式正如在
技术介绍
描述的那样，传统MOSFET制造工艺是在外延后进行分压环工艺， 然后进行浓硼工艺或栅氧工艺。本专利技术是在外延后或者器件的分压环形成后增加一层淡磷 注入(后面统称JFET-P+)并做高温退火工艺，然后进行浓硼工艺或栅氧工艺。本专利技术是在 外延后或者分压环形成后增加一层淡磷注入并高温退火，使外延层表面形成一薄层比外延 层稍浓的N型层，此N型层一方面减小了 Rd的电阻，另一方面减小了后面工序P-Well的横 向扩散，使Rjfet电阻减小，从而减小MOSFET器件的RDS (on)。本专利技术可以采用A和B两种工艺方案实现，具体步骤如下方案A工艺步骤步骤A-I 选择重掺杂N型衬底，按产品要求生长轻惨杂N外延层，如图A-I所示；步骤A-2 在a中生长好外延层的硅片上做磷注入(后面称JFET-P+注入)，注入 能量80-200KEV,剂量在1. 0E12—1. 0E13之间可选，如图A—2所示；步骤A-3 在b中完成，磷注入后的圆片做高温退火，退火温度在1150°C到1200°C 之间可选，时间在1到3小时之间可选，在外延层表面形成一定结深的浓N型区，如图A-3 所示；步骤A-4 在表面形成浓N型层的外延上继续完成后面MOSFET制造的后续工艺。方案B工艺步骤步骤B-I 选择重掺杂N型衬底，按产品要求生长轻惨杂N外延层，如图B-I所示。步骤B-2 在步骤B-I中完成的外延层上完成分压环及有源区形成工艺，如图B-2 所示。步骤B-3 在步骤B-2中完成分压环和有源区的硅片上做JFET-P+注入，注入能量 80-200KEV，注入剂量在1. 0E12到1. 0E13之间可选，如图B-3所示。步骤B-4 把在B-2中完成磷注入后的圆片做高温退火，退火温度在1150°C到 1200°C之间可选，时间在1到3小时之间可选，在外延层表面形成一定结深的浓N型区，如 图B-4所示。步骤B-5 在表面形成浓N型层的外延上继续完成后面MOSFET制造的后续工艺。本专利技术公开的一种减小功率MOSFET器件导通电阻的工艺制造方法，此工艺方法 简单易行，采用常规工艺方法和设备，采用此工艺MOSFET的导通电组RDS(on)可以比传统 工艺减小10%左右。应当理解是，上述实施例只是对本专利技术的说明，而不是对本专利技术的限制，任何不超 出本专利技术实质精神范围内的非实质性的替换或修改的专利技术创造均落入本专利技术保护范围。权利要求1.一种MOSFET功率器件减小导通电阻RDS(On)的工艺方法，其特征在于，所述的方法 包括步骤步骤A-I 选择重掺杂N型衬底，按产品要求生长轻惨杂N外延层；步骤A-2 在步骤A-I中生长好外延层的硅片上做磷注入；步骤A-3 在步骤A-2中完成，磷注入后的圆片做高温退火，在外延层表面形成一定结 深的浓N型区；步骤A-4 在表面形成浓N型本文档来自技高网...
【技术保护点】
１．一种ＭＯＳＦＥＴ功率器件减小导通电阻ＲＤＳ（ｏｎ）的工艺方法，其特征在于，所述的方法包括步骤：步骤Ａ－１：选择重掺杂Ｎ型衬底，按产品要求生长轻惨杂Ｎ外延层；步骤Ａ－２：在步骤Ａ－１中生长好外延层的硅片上做磷注入；步骤Ａ－３：在步骤Ａ－２中完成，磷注入后的圆片做高温退火，在外延层表面形成一定结深的浓Ｎ型区；步骤Ａ－４：在表面形成浓Ｎ型层的外延上继续完成后面ＭＯＳＦＥＴ制造的后续工艺。
【技术特征摘要】
【专利技术属性】
技术研发人员：赵金波，王维建，闻永祥，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：发明
国别省市：86
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