用于ＣＭＯＳ图像传感器的结合处理制造技术

本发明专利技术提供了一种用于ＣＭＯＳ图像传感器的结合处理。本发明专利技术还提供了一种制造集成电路（ＩＣ）的方法。该方法包括：在衬底的前侧上形成电器件；在衬底的前侧上形成顶部金属焊盘，该顶部金属焊盘连接至电器件；在衬底的前侧上形成钝化层，顶部金属焊盘被嵌入钝化层中；在钝化层中形成开口，使顶部金属焊盘暴露；在衬底中形成深沟槽；将导电材料填充在深沟槽和开口中，得到深沟槽中的晶圆通孔（ＴＷＶ）部件和开口中的焊盘－ＴＷＶ部件，其中，顶部金属焊盘通过焊盘－ＴＷＶ部件连接至ＴＷＶ部件；以及进行抛光处理以去除多余的导电材料，形成基本平坦的表面。

【技术实现步骤摘要】

本专利技术涉及一种集成电路，更具体地说，涉及一种用于CMOS图像传感器的结合处理。
技术介绍
存在多种类型的半导体集成电路器件，其中，外部连接(例如，接合焊盘)被放置 在器件的“后侧”上，即，在半导体衬底的与具有最多金属化层的一侧相对的一侧上。图Ia提供包括CMOS图像传感器的两个芯片尺寸封装(CSP)器件10、12的侧截面 图。图Ia示出了经由适当连接件连接至载体衬底14(诸如，晶圆载具)的两个器件10、12。 器件10、12进一步包括分别在器件的后侧上的接合焊盘20、22以及对应的焊锡块对、26。 金属互连件30、32分别将接合焊盘20、22连接至器件10、12的前侧。图Ib提供了两个CSP器件10、12以及它们之间的划线区域40的顶视图。每个器 件10、12实际上包括多个接合焊盘，分别包括一行焊盘42、44和延伸焊盘46、48。划线区域 40包括划线50和一对密封环52、54。上述器件存在多个问题。一个问题在于，焊盘数量必须是双数，这是由于延伸焊 盘，其要求额外空间和放大的芯片尺寸。另一个问题在于，外部电介质膜开裂和受潮。金属 互连件还存在可靠性问题。图Ic和图Id进一步提供了更详细的CSP器件10的截面图。互连件64和钝化层 66形成在衬底62上。金属焊盘68形成在布线64上。然后，诸如干膜的电介质膜70形成 在钝化层上并且被进一步图案化。金属结构72形成在图案化电介质膜的开口中。金属结 构72包括与金属焊盘68接触的金属柱74以及硅通孔(TSV)金属柱76。然后，去除图案化 的电介质膜70，留下从钝化层66伸出的金属结构72，如图Id所示。金属结构72的顶面和 钝化层66的顶面具有阶梯高度，导致封装问题和所涉及的器件性能相关问题。
技术实现思路
本公开在特定实施例中提供了一种制造集成电路(IC)的方法。该方法包括在 衬底的前侧上形成电器件；在衬底的前侧上形成顶部金属焊盘，该顶部金属焊盘连接至电器件；在衬底的前侧上形成钝化层，该顶部金属焊盘被嵌入钝化层中；在钝化层中形成开 口，使顶部金属焊盘暴露；在衬底中形成深沟槽；将导电材料填充到深沟槽和开口中，得到 深沟槽中的晶圆通孔(TWV)部件和开口中的焊盘-TWV部件，其中，顶部金属焊盘通过焊 盘-TWV部件连接至TWV部件；以及进行抛光处理以去除多余的导电材料，形成基本平坦的表面。本公开在另一个实施例中还提供了一种形成集成电路的方法。该方法包括在硅 衬底的前表面中形成半导体器件；在半导体器件上从硅衬底的前侧形成多层布线(MLI)； 在MLI上形成金属焊盘，该金属焊盘与半导体器件连接；在金属焊盘和硅衬底上形成电介 质层，该金属焊盘被嵌入电介质层中；蚀刻电介质层以在电介质层中形成沟槽，使沟槽中的 金属焊盘暴露；执行电介质蚀刻以在MLI中形成通孔；执行硅蚀刻，以使通孔继续通过硅衬 底，以形成硅通孔(TSV)；对TSV和沟槽执行铜金属化；以及之后进行化学机械抛光(CMP) 处理。根据多种实施例，本公开还提供了一种集成电路。该集成电路包括电器件，形成 在衬底的前侧上；钝化层，形成在衬底的前侧上；金属焊盘，被嵌入钝化层中并且与电器件 连接；晶圆通孔(TWV)特征，形成在衬底中并且延伸至衬底的后侧；以及焊盘-TWV金属部 件，被嵌入钝化层中并且接触金属焊盘和TWV部件，其中，焊盘-TWV和钝化层具有公共顶附图说明当阅读附图时，从以下详细描述可以最好地明白本公开的各个方面。需要强调的 是，根据工业中的标准惯例，多种特征不按比例绘制。实际上，为了描述清楚，多种特征的尺 寸可以任意增加或减小。图Ia是两个芯片尺寸封装(CSP)器件的侧截面图。图Ib是两个CSP器件的顶视图。图Ia是两个现有技术的传感器器件的侧截面图 以及图Ib是与图Ia对准的两个现有技术的传感器器件的顶视图。图Ic和图Id是CSP器件的截面图；图2至图15是根据本专利技术的一个或多个实施例构建的在多个处理阶段期间的集 成电路(IC)器件的多个截面图。具体实施例方式应该明白，以下公开提供了多个不同实施例或例子，用于实现多种实施例的不同 特征。以下描述组件和布置的特定实例，以简化当前公开。当然，这些仅是实例，而并不用 于限制本公开。另外，本公开可以在多个实例中重复使用参考标号和/或字母。该重复用 于简化和清楚的目的，而其本身不指定多种实施例和/或上述布置之间的关系。为了举例，将示出示例性器件经过一系列处理操作，以示出本专利技术的多种实施例。 应该明白，多个处理步骤可以仅简单地描述，这样的步骤对于本领域技术人员来说是已知 的。而且，可以增加附加处理步骤，并且可以去除和/或改变以下处理步骤中的特定步骤， 同时仍然实现所要求的专利技术。这样，以下描述应该被理解为仅表示实例，而不用于表明所要 求的一个或多个步骤。图2至图15是根据本公开的各个方面构建的在不同制造阶段期间的集成电路器 件的截面图。参考图2至图15，共同描述集成电路100及其制造方法。参考图2，器件100包括衬底102，根据本实施例，该衬底为硅衬底。在一个实例中， 硅衬底为8，硅晶圆或12’硅晶圆。衬底102可以可选地或另外地包括其他单体半导体，诸 如锗。衬底102还可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟、以及磷化铟。在一个实施例中，半导体衬底102包括外延层，例如，衬底可以具有叠加在体半导 体上的外延层。在本实施例中，P+硅外延层形成在硅衬底上并且P-硅外延层形成在P+硅 外延层上。而且，衬底可以被变形用于性能提高。对于另一个实例，外延层可以包括不同 于体半导体的半导体材料，诸如叠加在体硅之上的锗化硅层，或叠加在通过包括选择性外 延生长(SEG)的处理形成的体锗化硅上的硅层。而且，衬底102可以包括绝缘体上半导体 (SOI)结构。在各种实例中，衬底包括埋氧层(BOX)，其通过诸如氧植入隔离(s印aration by implanted oxygen, SIM0X)的处理来形成。衬底102包括多种掺杂阱和其他掺杂特征， 其被配置和连接以形成多种微电子器件，诸如包括互补MOSFET(CMC^)和CMOS成像传感器 (CIS)的金属绝缘体半导体场效应晶体管(MOSFET)。另外地或可选地，衬底102包括微型 电子机械系统(MEMS)、和/或其他合适的有源和/或无源器件。掺杂阱和其他掺杂特征包 括P型掺杂区域和/或η型掺杂区域，通过诸如离子注入的掺杂处理来形成。诸如栅极电 介质和多晶硅栅电极的其他结构可以另外形成在衬底上，用于诸如MOSFET器件的器件。衬 底102还包括被配置成使多种器件相互分离的多种隔离特征，用于适当隔离。隔离特征可 以包括不同结构并且可以通过特定处理技术形成。在一个实例中，隔离特征包括电介质隔 离，诸如浅沟槽隔离(STI)。可以通过蚀刻衬底以形成沟槽并且用一个或多个电介质材料层 填充沟槽来制造STI。一个或多个金属层(或互连件)和隔离电介质(共同被称为金属化层104)形成在 衬底102之上。在金属化层104上形成顶部金属焊盘10 (举例示出)。在金属化层104 和顶部金属焊盘106上进一步形成电介质层108。在本专利技术实施例中，顶部金属焊盘106包 括铜、铝、钨或其他合适的导电材料。互连件被配置成适当地连接衬底中的多个掺杂区域。在本文档来自技高网...

【技术保护点】
一种制造集成电路（ＩＣ）的方法，包括：在衬底的前侧上形成电器件；在所述衬底的所述前侧上形成顶部金属焊盘，所述顶部金属焊盘连接至所述电器件；在所述衬底的所述前侧上形成钝化层，所述顶部金属焊盘被嵌入所述钝化层中；在所述钝化层中形成开口，使所述顶部金属焊盘暴露；在所述衬底中形成深沟槽；将导电材料填充在所述深沟槽和所述开口中，得到所述深沟槽中的晶圆通孔（ＴＷＶ）部件和开口中的焊盘－ＴＷＶ部件，其中，所述顶部金属焊盘通过所述焊盘－ＴＷＶ部件连接至所述ＴＷＶ部件；以及去除多余的导电材料，形成基本平坦的表面。

【技术特征摘要】
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【专利技术属性】
技术研发人员：刘人诚，杨敦年，郭正铮，陈承先，伍寿国，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[]