信息处理器制造技术

本实用新型专利技术公开了一种信息处理器，包括ＤＳＰ数字信号处理器，以及由ＦＰＧＡ实现的并行接口控制器、串行接口控制器、逻辑译码控制器和存储器，信息处理器以数字信号处理器为计算控制中心，由并行接口控制器和串行接口控制器在ＤＳＰ控制下实时对外围设备进行信息交换，逻辑译码控制器实现处理器外围接口器件的存储分配，存储器用于缓存并行接口或串行接口信息交换的数据。本实用新型专利技术利用ＦＰＧＡ来构建信息处理器中的并行接口控制器、串行接口控制器、逻辑译码控制器和存储器等专用器件，提高了信息处理器的性能、工作可靠性和使用维护性，减小了信息处理器的体积，降低了成本。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种信息处理器，具体地说是一种基于FPGA的信息处理器。
技术介绍
随着航天技术的发展，新型航天飞行器不断涌现，对控制系统的重量和体积提出 了更高的要求，要求控制信息处理器的通讯越稳定越好，速度越快越好，体积越小越好，信 息处理器是航天飞行器信息处理系统的关键设备，是指挥控制解算中心，现有的信息处理 器大都是由专用控制器加与之匹配的接口器件来实现，其存在的缺陷为①由于信息处理 器的功能较多，需用较多的专用器件来实现，使得电路复杂，使用元器件多，电路板面积大， 从而使产品的体积变大，产品的成本也相应增加；②信息处理器中的通信接口控制器、逻辑 译码控制器、存储器等关键器件需选用专用器件来实现，目前却缺乏相应的性能优良的国 产芯片，大部分的器件由国外公司生产，需要进口购买，这就使信息处理器的生产受到了制 约；③信息处理器的外围电路完全由硬件电路实现，不利于产品的维护和升级。
技术实现思路
为解决上述技术问题，本技术的目的在于提供一种信息处理器，利用FPGA来 构建信息处理器中的并行接口控制器、串行接口控制器、逻辑译码控制器和存储器等专用 器件，提高了信息处理器的性能、工作可靠性和使用维护性，减小了信息处理器的体积，降 低了成本。本技术通过如下技术方案予以实现。一种信息处理器，包括DSP数字信号处理器，以及由FPGA实现的并行接口控制器、 串行接口控制器、逻辑译码控制器和FIFO存储器。信息处理器以数字信号处理器为计算 控制中心，由并行接口控制器和串行接口控制器在DSP控制下实时对外围设备进行信息交 换，逻辑译码控制器实现处理器外围接口器件的存储分配，FIFO存储器用于缓存并行接口 或串行接口信息交换的数据。与现有技术相比，本技术达到的有益效果为(1)用FPGA来构建信息处理器 中的并行接口控制器、串行接口控制器、逻辑译码控制器和FIFO存储器，替代了专用器件， 能减小电路面积，能降低成本；( 本技术将多种功能的电路综合到一个集成电路中， 显著地减少了部件数量和体积，降低了功耗，缩小了电路的空间；(3)本技术采用单一 FPGA内容纳多个通道接口，使信息处理器的生产成本大大降低，寿命大大延长；(4)由于本 技术支持对现场硬件的重新编程，核心的实施显著降低了设计风险，如果系统需求发 生变化，或者要修复一个错误时，基于FPGA的设计可以在软件的控制下进行升级，这种灵 活性还可以在硬件构造完成后，在硬件和软件间重新区分功能；( 本技术利用FPGA 的IP核可以显著地降低废弃的风险，对电路实施FPGA后，设计可移植到最新的FPGA中，一 般都无须改变其功能，减少了对流程软件的修改次数。附图说明图1是本技术的功能方框图；图2是本技术中并行接口控制器结构图；图3是本技术中并行接口控制器执行的处理流程图；图4是本技术中串行接口控制器结构图；图5是本技术中串行接口控制器执行的发送数据流程图；图6是本技术中串行接口控制器执行的接收数据流程图。具体实施方式以下通过实施例形式，对本技术的内容作进一步详细说明，但不应就此理解 为本技术所述主题的范围仅限于以下的实施例，在不脱离本技术上述技术思想情 况下，凡根据本领域普通技术知识和惯用手段做出的各种修改、替换和变更，均包括在本实 用新型的范围内。图1是本技术的功能方框图，本技术所述的信息处理器包括DSP数字信 号处理器，以及由FPGA实现的并行接口控制器、串行接口控制器、逻辑译码控制器和FIFO 存储器。信息处理器以数字信号处理器为计算控制中心，数字信号处理器为TMS320VC33，由 并行接口控制器和串行接口控制器在DSP控制下实时对外围设备进行信息交换，逻辑译码 控制器实现处理器外围接口器件的存储分配，FIFO存储器用于缓存并行接口或串行接口信 息交换的数据。图2是本技术中并行接口控制器结构图，外围设备的并行口数据线GDO至 GD7、写信号线GWE、复位信号线GRESET、中断信号线GINT经光电隔离后，分别与FPGA的 IO 口相连接，微处理器TMS320VC33的数据线DO至D7、读写信号线R/W、外部仿问信号线/ STRB、中断响应信号线INTO、地址线AO至A6、A17、A18、A19分别与FPGA的IO 口相连接，晶 振Gl产生的40MHz的时钟分别与微处理器TMS320VC33的CLK引脚和FPGA的一个IO 口相 连接。图3是本技术中并行接口控制器执行的处理流程图，由FPGA构建的并行接口 控制器将惯测组合发送的数据存储到FIFO内，当中断信号线GINT产生下降沿时，微处理器 TMS320VC33断响应信号线INTO响应中断，读取存储到FIFO中的数据。图4是本技术中串行接口控制器结构图，外围设备发送的DDRX、YMRX、DYRX、 TORX信号经光电隔离后，分别与FPGA的10 口相连接，微处理器TMS320VC33的数据线DO至 D7、读写信号线R/W、外部仿问信号线/STRB、中断响应信号线INTO、地址线AO至A6、A17、 A18、A19分别与FPGA的10 口相连接，FPGA的四个10与驱动器DS96F174的输入管脚口相 连接，晶振Gl产生的40MHz的时钟分别与微处理器TMS320VC33的CLK引脚和FPGA的一个 10 口相连接，晶振Gl产生的14. 7456MHz的时钟与FPGA的一个10 口相连接。图5是本技术中串行接口控制器执行的发送数据流程图，由FPGA构建的串行 接口控制器发送数据时，处理器向发送FIFO写入数据，控制逻辑检查到发送FIFO不为空， 随即启动发送过程，直到发送FIFO为空，控制逻辑重新进入检查FIFO是否为空的状态，一 次所能写入的数据字节个数由FIFO的深度决定，当发送FIFO已满时，处理器再向FIFO写 入的数据将被忽略。4 图6是本技术中串行接口控制器执行的接收数据流程图，由FPGA构建的串行 接口控制器接收数据时，控制逻辑随时监测串行数据线上的状态，只要监测到有效的开始 位，即认为有数据发送过来，从而启动接收过程，接收完一个字节后即将其写入接收FIFO， 接收FIFO写满而处理器又没有读取为止，此后串行线路上发送过来的数据将不被接收。权利要求1.一种信息处理器，包括DSP数字信号处理器，其特征在于还包括由FPGA实现的并 行接口控制器、串行接口控制器、逻辑译码控制器和FIFO存储器，信息处理器以数字信号 处理器为计算控制中心，由并行接口控制器和串行接口控制器在DSP控制下实时对外围设 备进行信息交换，逻辑译码控制器实现处理器外围接口器件的存储分配，FIFO存储器用于 缓存并行接口或串行接口信息交换的数据。2.如权利要求1所述的一种信息处理器，其特征在于所述DSP数字信号处理器为 TMS320VC33。专利摘要本技术公开了一种信息处理器，包括DSP数字信号处理器，以及由FPGA实现的并行接口控制器、串行接口控制器、逻辑译码控制器和存储器，信息处理器以数字信号处理器为计算控制中心，由并行接口控制器和串行接口控制器在DSP控制下实时对外围设备进行信息交换，逻辑译码控制器实现处理器外围接口器件的存储本文档来自技高网...

【技术保护点】
１．一种信息处理器，包括ＤＳＰ数字信号处理器，其特征在于：还包括由ＦＰＧＡ实现的并行接口控制器、串行接口控制器、逻辑译码控制器和ＦＩＦＯ存储器，信息处理器以数字信号处理器为计算控制中心，由并行接口控制器和串行接口控制器在ＤＳＰ控制下实时对外围设备进行信息交换，逻辑译码控制器实现处理器外围接口器件的存储分配，ＦＩＦＯ存储器用于缓存并行接口或串行接口信息交换的数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈飞，饶兴桥，何叶，邓小群，
申请(专利权)人：贵州航天控制技术有限公司，
类型：实用新型
国别省市：52[中国|贵州]