具有带易于浮岛形成的台阶式沟槽的电压维持层的功率半导体器件的制造方法技术

提供了一种形成功率半导体器件的方法。本方法开始于提供第二导电类型的衬底，然后在衬底上形成电压维持区。电压维持区通过在衬底上沉积第一导电类型的外延层并在外延层中形成至少一个台阶式沟槽而形成。台阶式沟槽具有多个宽度不同的部分，以在其间界定至少一个环形的突部。沿沟槽的多个壁沉积阻挡材料。第二导电类型的掺杂剂经过一层形成于环形突部和所述沟槽底部内表面的阻挡材料被注入外延层的相邻部分。掺杂剂扩散，以在外延层中形成环形的掺杂区和在环形的掺杂区下面形成至少一个其它区。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总地涉及半导体功率器件，尤其涉及诸如金属氧化物半导体场效应管 (MOSFET)的半导体功率器件和使用相反的掺杂材料的浮岛以形成电压维持层的其它功率 器件。
技术介绍
诸如垂直双扩散金属氧化物半导体(DMOS)、V形槽双扩散金属氧化物半导体 (V-groove DM0S)、沟槽双扩散金属氧化物半导体场效应管(DMOSMOSFETs)、绝缘栅双极型 晶体管(IGBTs)、二极管和双极晶体管的半导体功率器件被使用在诸如汽车电气系统、电 源、电机驱动装置和其他功率控制应用中。这些器件要求在关断状态下维持高电压，并在导 通状态下伴随着高电流密度，具有低导通电阻或低压降。图1示出了 N沟道功率MOSFET的典型结构。形成于N+掺杂硅衬底102之上的N 外延硅层101包含P体区105a和106a以及用于器件中两个MOSFET单元的N+源区107和 108。P体区105和106也可以包括深P体区105b和106b。源体电极112延伸跨越外延层 101的某些表面部分以接触源区和体区。如图1所示，用于两个单元的N型漏极是由延伸 至上半导体表面的N型外延层101的一部分所形成。漏电极位于N+掺杂衬底102的底部。 绝缘栅极118包括绝缘层和导电层，例如氧化层和多晶硅层，位于将形成沟道的体之上，并 在外延层的漏极部分之上。如图1所示的传统的MOSFET的导通电阻在很大程度上由外延层101的漂移区电阻决定。因为施加于N+掺杂衬底和P+掺杂深体区之间的反向电压由外延层101维持，外延 层101有时也被称为电压维持层。漂移区电阻进而由外延层101的掺杂浓度和厚度决定。 然而，为增加器件的击穿电压，必须降低外延层101的掺杂浓度，而同时增加层厚度。图2的 曲线显示了传统的每单位面积的导通电阻，其作为传统的MOSFET的击穿电压的函数。遗憾 的是，如该曲线所示，器件的导通电阻随着它的击穿电压的增加而迅速增加。当MOSFET将 在高电压下，尤其是大于几百伏的电压下操作时，该电阻的迅速增加会出现问题。图3示出了设计成在高电压下操作并具有减小的导通电阻的M0SFET。该MOSFET 公开于在此作为参考文献被整体引述的，Cezac等人的Proceedings ofISPSD, 2000年5月， 第 69-72 页和 Chen 等人的 IEEE Transactions on ElectronDevices, 2000 年 6 月，第 47 卷第6期，第1280-1285页。该MOSFET与如图1所示的传统的MOSFET相似，除了它包括一 系列位于电压维持层301的漂移区的纵向分隔的P掺杂层31(^31(^3103、"·310η(所谓 的“浮岛”)。浮岛31(^31(^3103、…310η生成比没有浮岛的结构低的电场。较低的电场 允许将在外延层中使用较高的掺杂浓度，该外延层部分形成电压维持层301。浮岛生成锯齿 形的电场分布，其整体导致以比在传统器件中使用的浓度高的掺杂浓度来获得的一个维持 电压。该高掺杂浓度进而生成比没有一个或多个浮岛层的器件具有更低导通电阻的器件。如图3所示的结构能通过包括多个外延沉积步骤的工艺顺序制造。每一沉积步骤 后都随之引入合适的掺杂剂。遗憾的是，外延沉积步骤的执行是昂贵的，所以制造使用多个 外延沉积步骤的结构是昂贵的。因此，期望提供一种诸如图3所示的MOSFET结构的功率半导体器件的制造方法， 该方法要求最少数量的外延沉积步骤，以便能更便宜地生产器件。
技术实现思路
根据本专利技术，提供了一种形成功率半导体器件的方法。本方法开始于提供第二导 电类型的衬底，然后在衬底上形成电压维持区。电压维持区通过在衬底上沉积第一导电类 型的外延层，并在外延层中形成至少一个台阶式沟槽而形成。台阶式沟槽具有多个宽度不 同的部分，以在其间界定至少一个环形突部。沿沟槽的多个壁沉积阻挡材料。第二导电类 型的掺杂剂经过一层形成于环形突部和所述沟槽底部内表面的阻挡材料被注入外延层的 相邻部分。掺杂剂扩散以在外延层中形成至少一个环形的掺杂区。也可以形成一个位于环 形的掺杂区下面的其它区。填充材料沉积于台阶式沟槽之中，以基本填充沟槽，从而完成电 压维持区。在电压维持区上形成至少一个第二导电类型的区以界定其两者之间的结。通过本专利技术的方法形成的功率半导体器件可以在由垂直DM0S、V形槽DM0S、沟槽 DMOS MOSFET, IGBT、双极晶体管和二极管组成的组中选择。附图说明图1示出了传统的功率MOSFET结构的剖视图。图2示出了每单位面积的导通电阻，其作为传统MOSFET的击穿电压的函数。图3示出了包括带有位于体区下面的浮岛的电压维持区的MOSFET结构，该结构被 设计为在同样的电压下操作，比图1所描述的结构具有更低的每单位面积的导通电阻。图4示出了包括带浮岛的电压维持区的MOSFET结构，该浮岛位于体区的下面和体区之间。图5(a) 5(g)示出了一系列用于制造根据本专利技术构建的电压维持区的示例性工艺步骤。具体实施例方式图4示出了具有浮岛的功率半导体器件，该浮岛的类型在序列号为同时 待审美国专利申请中所公开。在该器件中，沟槽被假定为圆环形的，因此浮岛被描述为圆环 形状。当然，沟槽可以具有诸如正方形、长方形、六边形，或类似的其他形状，进而决定浮岛 的形状。形成于N+硅衬底402之上的N型外延硅层401包含P体区405和用于器件中的 两个MOSFET单元的N+源区407。如图所示，P体区405a也可以包括深P体区405b。源体 电极412延伸跨越外延层401的某表面部分，以接触源区和体区。用于两个单元的N型漏 极由延伸至上半导体表面的N型外延层401的一部分形成。在N+衬底402的底部提供有 漏电极。包括氧化层和多晶硅层的绝缘栅电极418位于体的沟道部分和漏极部分之上。一 系列浮岛410位于外延硅层401所界定的器件的电压维持区中。当从器件的顶部观察，浮 岛排列成阵列。例如，在图4中，“y”方向上，浮岛由参考数字410n、41012、41013、…低表 示，在“ζ”方向上，浮岛由参考数字410n、41021、41031、…410ml表示。尽管位于栅极418下 面的浮岛410的列可以使用或不使用，当要求器件的几何形状和外延层401的电阻率时，优 选为使用它们。在图4的器件中，诸如行410n、41012、41013、…410lm，浮岛的每个水平行在单独的 注入步骤中形成。尽管该制造技术与图3所讨论的已知的制造技术相比，有利地减少了外 延沉积步骤所要求的数量，仍然期望通过减少所要求的注入步骤的数量以进一步简化制造工艺。根据本专利技术，ρ型浮岛被构形为一系列同轴设置的环形的突部。在半导体功率器 件的电压维持层形成这些浮岛的方法可以大体上如下描述。首先，在用于形成器件的电压 维持区的外延层中形成台阶式沟槽。台阶式沟槽由两个或多个同轴设置的在外延层中刻蚀 成不同深度的沟槽形成。每个单独的沟槽的直径比位于外延层中更深处的沟槽的直径大。 邻近的沟槽在水平面交汇，以界定由邻近的沟槽的直径不同而产生的环形的突部。在同一 注入步骤中，在环形的突部和最深的沟槽底部都注入P型掺杂材料。如果愿意，底部沟槽可 以继续以形成掺杂剂构成的底部环形圈。注入的材料扩散到位于与突部和沟本文档来自技高网...

【技术保护点】
一种形成功率半导体器件的方法，包括步骤：Ａ．提供第二导电类型的衬底；Ｂ．通过以下步骤在所述衬底上形成电压维持区：１．在所述衬底上沉积外延层，所述外延层具有第一导电类型；２．在所述外延层中形成至少一个台阶式沟槽，所述台阶式沟槽具有不同宽度的多个部分，以在其间界定至少一个环形突部；３．沿所述沟槽的多个壁和底部沉积阻挡材料；４．将第二导电类型的掺杂剂经过一层形成于所述至少一个环形突部和所述沟槽的底部的内表面的所述阻挡材料，注入所述外延层的多个相邻部分；５．扩散所述掺杂剂，以形成在所述外延层中的至少一个环形的掺杂区和在所述外延层中的所述环形的掺杂区下面的至少一个其它区；６．在所述台阶式沟槽中沉积填充材料，以基本填充所述台阶式沟槽；以及Ｃ．在所述电压维持区之上形成至少一个所述第二导电类型的区，以在其间界定结。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：理查德A布朗夏尔，让米歇尔吉约，
申请(专利权)人：威世通用半导体公司，
类型：发明
国别省市：US[美国]