针对系统级芯片设计的源同步数据链路技术方案

一种使用系统级芯片（ＳｏＣ）架构来制造集成电路（７００）的方法，所述方法包括：在第一同步岛（ＩｏＳ）中提供第一电路（７１０）；以及在第一ＩｏＳ中的第一电路（７１０）与第二ＩｏＳ中的硬核（７２０）之间提供源同步数据链路（７５５／７５７，７６５／７６７），以在第一电路（７１０）与硬核（７２０）之间传送ｎ比特数据单元。源同步数据链路（７５５／７５７，７６５／７６７）包括：ｎ条数据线的集合（７５５，７６５），用于在第一电路（７１０）与硬核（７２０）之间传输ｎ比特数据单元；以及源同步时钟线（７５７，７６７），用于在第一电路（７１０）与硬核（７２０）之间传输源时钟以对ｎ比特数据单元提供定时。硬核（７２０）不包括用于与源同步数据链路（７５５／７５７，７６５／７６７）通过接口连接的总线接口适配器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及系统级芯片(SoC)设计和通过SoC设计而制造的集成电路的领域，更 具体地，涉及使用源同步数据链路将存储器子系统与硬核通过接口连接的SoC设计方法以 及通过这种设计方法而制造的IC产品。
技术介绍
系统级芯片(SoC)设计是一种常见且普遍的制造集成电路的方法。预先设计和预 先验证的硬件模块(也称作IP核)的使用，在SoC设计中是设计和实现复杂系统的努力的 重要部分。如现有技术中已知的，软IP核或“软核”是被设计为通常在特定用途集成电路 (ASIC)或现场可编程门阵列(FPGA)芯片中实现的数字逻辑块。通常使用定义了比硬核更 高级的逻辑的寄存器传输级(RTL)硬件描述语言(HDL)来提供软核，软核被定义在门级。最 常见的RTL语言是超大规模集成电路硬件描述语言(VHDL)和Verilog硬件描述语言。有 时，以门级网表或图表的形式而不是以RTL形式来提供软核。对于ASIC芯片，在SoC设计 阶段，将与设计相关联的RTL软核和其他RTL合成门级网表。基于该网表，布置和路由逻辑 门，并然后使逻辑门成为光掩模以制造芯片。软核的最终实现是由晶体管及其互连构成的 硬接线逻辑门。关于FPGA，使用合成的网表来产生配置文件，配置文件将用于对器件内部的 查找表和可配置逻辑块进行编程。软核是灵活且便携的；这是因为软核不是特定于工艺的， 可以在针对工艺迁移或针对相同工艺的多重来源而重新设计的芯片上使用这些软核。软核 的一个缺陷是软核的性能不是“固态的”；以不同工艺来实现会导致性能变化。硬IP核或“硬核”是被设计为在ASIC或FPGA芯片中实现的数字逻辑块。对于 ASIC芯片，以逻辑门的形式来提供硬核，其中，逻辑门的物理位置彼此相关并且逻辑门之间 的互连是预定义的。硬核对于特定工艺具有固定布局，或者可以采取具有布局和路由信息 的网表格式。处理整个设计的布局和路由软件将硬核看作是“黑盒”。可以由软件来确定硬 核的总体位置，然而硬核的内部内容是“锁定的”。关于FPGA，硬核已被物理上实现为嵌入 FPGA构造内的硬接线块。缺乏软核灵活性，硬核具有公知的性能特性，包括固定的单元布局 和内部互连。图1示出了使用上述软核和硬核的SoC开发工艺的图示。通常，如图1所示，SoC 设计采用与一个或多个软核相结合的一个或多个硬核，以及根据用户限定的逻辑而制造的 定制电路，以有效地便于设计和制造集成电路上的复杂系统。大规模SoC设计的提高的复杂度需要从事于以下物理设计步骤或“后端”步骤的 技术布局、路由和时序收敛。这些技术之一是同步岛(IoS)的使用。使用IoS，将大SoC分 成可以独立时序收敛的若干电路“岛”。即，可以将IoS限定为集成电路的一部分，该部分基 于相同的时钟而同步工作，但是根据与集成电路的其他部分不同的时钟而运行。在任何两 个IoS或“时钟域”之间不存在同步互连，因此不需要全局时钟平衡。此外，为了解决电池供电市场的功耗需求，岛可以具有其自己的电源开关。在这些环境下，IoS也是电源岛(ΙοΡ)。即，IoP可以被限定为集成电路的一部分，该部分工作在相 同的功率上，但是在与集成电路的其他部分不同的功率上运行。IoP可以使其自己完全断 电。在多个IoP或“功率域(power domain) ”之间的信号通信需要对跨功率域的信号插入 电平移位器(和/或钳位器)。然而，IoS技术对岛之间的通信造成了一些挑战。具体地，当存储器子系统位于一 个IoS中并且访问存储器子系统的电路(例如，处理器)位于另一 IoS中时，会发生某些问 题。在IoS之间需要非同步通信链路以避免需要全局同步时钟。此外，希望提供一种简化 时序收敛约束的数据链路架构。此外，通常希望使必须在岛之间路由的上层接线的数目最 小化。此外，在许多情况下，等待时间也是问题，需要提供一种以低等待时间工作的数据链 路。相应地，希望提供一种使用系统级芯片(SoC)架构来制造集成电路的方法，所述 系统级芯片(SoC)架构包括在同步岛之间的、不需要全局同步时钟的低等待时间数据链 路。还希望提供一种单片结构，所述单片结构包括通过不需要全局同步时钟的低等待时间 数据链路连接至外部电路的硬核。
技术实现思路
在本专利技术的一方面，一种制造集成电路的方法使用系统级芯片(SoC)架构。该方 法包括在集成电路的第一同步岛(IoS)中提供第一电路，第一 IoS与第一时钟相关联；以 及在第一 IoS的第一电路与集成电路的第二 IoS中的硬核之间提供源同步数据链路，第二 IoS与第二时钟相关联，第二时钟不与第一时钟同步。源同步数据链路在第一电路与硬核之 间传送η比特数据单元。源同步数据链路包括η条数据线的集合，用于在第一电路与硬核 之间传输η比特数据单元；以及源同步时钟线，用于在第一电路与硬核之间传输源时钟以 对η比特数据单元提供定时。硬核不包括用于与源同步数据链路通过接口连接的总线接口 适配器。在本专利技术的另一方面，一种单片器件包括第一电路，以第一时钟来工作；第二电 路，实现为以第二时钟来工作的硬核，所述第二时钟不与第一时钟同步；以及源同步数据链 路，在第一电路与第二电路之间，用于在第一电路与第二电路之间传送η比特数据单元。源 同步数据链路包括η条数据线的集合，用于在第一电路与第二电路之间传输η比特数据单 元；以及源同步时钟线，用于在第一电路与第二电路之间传输源时钟以对η比特数据单元 提供定时。硬核不包括用于与源同步数据链路通过接口连接的总线接口适配器。附图说明图1示出了系统级芯片(SoC)开发过程。图2示出了具有异步数据链路的器件的示例实施例。图3示出了采用使用异步数据链路在硬核内部执行时钟域交叉的SoC设计的单片 器件的示例实施例。图4示出了采用使用异步数据链路在硬核外部执行时钟域交叉的SoC设计的单片 器件的示例实施例。图5示出了具有源同步数据链路的器件的示例实施例。图6示出了采用在硬核内部具有第一时钟域交叉、在硬核外部具有第二时钟域交 叉的SoC设计的单片器件的示例实施例。图7示出了采用使用源同步数据链路在硬核外部执行时钟域交叉的SoC设计的单 片器件的示例实施例。具体实施例方式在以下详细描述中，出于说明而非限制性目的，列举公开特定细节的示例实施例， 以便更全面地理解根据本教义的实施例。然而，对于得益于本公开的本领域技术人员来说 显而易见的是，除了本文所公开的特定细节以外的根据本专利技术教义的其他实施例也在所附 权利要求的范围之内。此外，可以省略对公知设备和方法的描述，以避免混淆示例实施例的 描述。这样的方法和设备显然在教义的范围之内。不需要全局同步时钟的一种类型的通信链路是异步数据链路。图2示出了具有异步数据链路255的器件200的示例实施例。图2示出了源块 210与目的地块220之间数据的流动，其中源块210和目的地块220工作在不同的时钟域和 功率域。源块210由源时钟“A” 205来提供定时，目的地块220由目的地时钟“B” 215来提 供定时。出于说明的目的，考虑将4个η比特单元从源块210传递至目的地块220的一个事 务的情况。在这种情况下，在源块210中在源侧将所有4*η比特数据存储在缓冲器212中， 利用源时钟“Α”205来输出。在异步链路255中，所有4个数据单元跨时钟/功率域本文档来自技高网...

【技术保护点】
一种使用系统级芯片ＳｏＣ架构来制造集成电路（７００）的方法，所述方法包括：在集成电路（７００）的第一同步岛ＩｏＳ中提供第一电路（７１０），第一ＩｏＳ与第一时钟（７０５）相关联；以及在第一ＩｏＳ的第一电路（７１０）与集成电路（７００）的第二ＩｏＳ中的硬核（７２０）之间提供源同步数据链路（７５５／７５７，７６５／７６７），第二ＩｏＳ与第二时钟（７１５）相关联，第二时钟（７１５）不与第一时钟（７０５）同步，源同步数据链路（７５５／７５７，７６５／７６７）在第一电路（７１０）与硬核（７２０）之间传送ｎ比特数据单元，所述源同步数据链路（７５５／７５７，７６５／７６７）包括：ｎ条数据线的集合（７５５，７６５），用于在第一电路（７１０）与硬核（７２０）之间传输ｎ比特数据单元，以及源同步时钟线（７５７，７６７），用于在第一电路（７１０）与硬核（７２０）之间传输源时钟（７０５，７１５）以对ｎ比特数据单元提供定时，其中，硬核（７２０）不包括用于与源同步数据链路（７５５／７５７，７６５／７６７）通过接口连接的总线接口适配器。

【技术特征摘要】
【国外来华专利技术】US 2007-12-5 60/992,710一种使用系统级芯片SoC架构来制造集成电路(700)的方法，所述方法包括在集成电路(700)的第一同步岛IoS中提供第一电路(710)，第一IoS与第一时钟(705)相关联；以及在第一IoS的第一电路(710)与集成电路(700)的第二IoS中的硬核(720)之间提供源同步数据链路(755/757，765/767)，第二IoS与第二时钟(715)相关联，第二时钟(715)不与第一时钟(705)同步，源同步数据链路(755/757，765/767)在第一电路(710)与硬核(720)之间传送n比特数据单元，所述源同步数据链路(755/757，765/767)包括n条数据线的集合(755，765)，用于在第一电路(710)与硬核(720)之间传输n比特数据单元，以及源同步时钟线(757，767)，用于在第一电路(710)与硬核(720)之间传输源时钟(705，715)以对n比特数据单元提供定时，其中，硬核(720)不包括用于与源同步数据链路(755/757，765/767)通过接口连接的总线接口适配器。2.根据权利要求1所述的方法，其中，提供源同步数据链路(755/757,765/767)还包 括提供用于对在n条数据线(755，765)上传输的数据的电压电平以及在源同步时钟线 (757,767)上传输的源时钟(705，715)的电压电平进行移位的多个电平移位器。3.根据权利要求1所述的方法，其中，集成电路(700)还包括用于响应于源时钟 (757)来存储多个n比特数据单元以及响应于第二时钟(715)来输出所述多个n比特数据 单元的缓冲器。4.根据权利要求3所述的方法，其中，集成电路(700)还包括用于响应于第二源时钟 (767)来存储多个n比特数据单元以及响应于第一时钟(705)来输出所述多个n比特数据单元的第二缓冲器。5.根据权利要求1所述的方法，其中，集成电路(700)还包括用于响应于源时钟 (767)来存储多个n比特数据单元以及响应于第一时钟(705)来输出所述多个n比特数据 单元的缓冲器。6.根据权利要求1所述的方法，还包括提供用于将第一电路(710)通过接口连接至 源同步数据链路(755/757,765/767)的总线接口适配器(730a/730b)。7.根据权利要求6所述的方法，其中，总线接口适配器(730a/730b)还包括用于响应 于源时钟(767)来存储多个n比特数据单元以及响应于第一时钟(705)来输出所述多个n 比特数据单元的缓冲器。8.根据权利要求6所述的方法，其中，总线接口适配器(730a/730b)包括第一IoS中的 第一总线接口适配器组件(730b)和第二 IoS中的第二总线接口适配器组件(730a)。9.根据权利要求6所述的方法，其中，总线接口适配器(730a/730b)还包括用于响应 于源时钟(757)来存储多个n比特数据单元以及响应于第二时钟(715)来输出所述多个n 比特数据单元的缓冲器。10.根据权利要求1所述的方法，还包括提供用于将硬核(720)通过接口连接至源同 步数据链路(755/757,765/767)的总线接口适配器(730a/730b)。11.根据权利要求10所述的方法，其中，总线接口适配器(730a/730b)还包括用于响 应于源时钟(757)来存储多个n比特数据单元以及响应于第二时钟(715)来输出所述多个n比特数据单元的缓冲器。12.根据权利要求1所述的方法，其中，n条数据线的集合(755)在第一方向上在第一 电路(710)与硬核(720)之间传输n比特数据单元，源同步数据链路(755/757,765/767) 还包括第二个n条数据线的集合(765)，用于在与第一方向相反的第二方向上在第一电路 (710)与硬核(720)之间传输n比特数据单元；以及第二源同步时钟线(767)，用于在硬核(...

【专利技术属性】
技术研发人员：卡洛斯巴斯托，让威廉范德韦尔特，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]