用于存储器的错误校正制造技术

本发明专利技术揭示操作以在多级非易失性存储器内应用并提供不同等级的错误校正的方法及装置。在实例中，相对于存储在多级单元行内的其它页，在所述同一多级单元行的一个页内提供所述不同等级的错误校正。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例大体来说可涉及包含非易失性存储器的存储器装置。
技术介绍
存储器装置包含计算机或其它电子装置中的半导体集成电路。存在许多不同类型 的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、 同步动态随机存取存储器(SDRAM)、非易失性存储器及快闪存储器。 快闪存储器装置可利用允许高存储器密度、高可靠性及低功率消耗的单晶体管存 储器单元。快闪存储器装置被制成两种形式NOR快闪及NAND快闪。NAND快闪可以是单级 单元(SLC)或者多级单元(MLC)中的任一者。可将存储器装置进一步分类成易失性及非易 失性两个宽泛的领域。易失性存储器装置需要电力来维持数据，而非易失性存储器能够在 没有电源的情况下维持数据。非易失性存储器的实例是快闪存储器，其将信息存储在半导 体结构上而不需要电力来维持芯片中的信息。MLC非易失性存储器允许较高密度存储器，因 为其允许在每一存储器单元中存储两个或两个以上数据位。可将存储器装置组织成块，所 述块被划分成页，所述页具有较小的段，即扇区。每一扇区包括若干信息位，所述位的数目 由存储器装置的密度确定。存储器装置可进一步包含用以校正数据错误的错误校正代码。 存储器装置中的错误校正实例可发现于第2005/0172207及2005/0268203号美国专利申请 公开案中，所述公开案让与给本专利技术受让人且以引用的方式并入本文中。附图说明 图1是根据本专利技术各种实施例的存储器系统的框图。 图2是根据本专利技术各种实施例显示NAND快闪存储器中的存储器单元阵列的组织 的框图。 图3是根据本专利技术各种实施例的NAND快闪存储器阵列的示意图。 图4是根据本专利技术各种实施例显示图3的多级单元阵列的阈值电压分布的图示。 图5是根据本专利技术各种实施例的非易失性存储器中的实例数据的框图。 图6是根据本专利技术各种实施例用于确定非易失性存储器中的错误校正的方法的流程图。 图7是根据本专利技术各种实施例用于将错误校正存储在非易失性存储器中的方法 的流程图。 图8是根据本专利技术各种实施例用于读取非易失性存储器中的错误校正的方法的 流程图。5 图9是根据本专利技术各种实施例的系统的框图。 具体实施例方式所揭示的实施例中的一些实施例提供用于在存储器装置中进行错误分析的方法。 错误分析可包含检测与分析，及其组合。其它实施例为存储器结构、设备及/或系统提供错 误校正。在实施例中，将错误校正数据存储在与所述错误校正数据与其相关的特定数据页 相关联的存储器区域中。然而，在可存储多于一个数据位的多级单元中，不同的位可能不具 有将会发生错误的相同可能性。因此，专用于针对较易出错位的错误校正数据的单元数目 可增加且专用于不易出错位的错误校正的单元数目减少。 图1是根据本专利技术各种实施例的存储器系统100的简化框图。在各种实施例中，存 储器系统100包含集成电路102，其具有非易失性存储器单元104阵列、地址电路106、查找 表108及输入/输出(I/O)电路110。存储器单元104可以是浮动栅极存储器单元。存储 器单元104还可以称为快闪存储器，因为可在快闪操作中同时擦除存储器单元104块。在 实施例中，存储器单元104是多级存储器单元。多级存储器单元每单元存储多于一个数据 位。 存储器控制器114包含处理器116。处理器116连接到控制线112，所述控制线经 由集成电路102与存储器阵列104通信。对存储器阵列104的存取包含通过经由控制线 112寻址而链接的一个或一个以上目标或指定存储器单元。当处理器116建立对存储器阵 列104内所含有的一个或一个以上存储器单元的存取时，可将数据写入到所述存储器单元 或从所述存储器单元读取数据。当处理器116发送与读取请求相关联的分配请求时，此类 操作可包含存取多个数据行或页以允许识别存储器阵列104内所含有的相关数据。 查找表108可将逻辑地址转译成物理地址以使得可重新寻址不良单元或字且存 储器阵列将存储一定数量的数据。在实例中，查找表位于控制器114中。 图2是根据本专利技术各种实施例显示NAND快闪存储器200中的存储器单元阵列的 组织架构的示意图。存储器200经构造以包含多个块(例如，块202)，其可表示类似于存 储器阵列104的阵列中的存储器的一部分。块由多个页组成。存储器200进一步包含数据 寄存器204、高速缓冲存储器寄存器206、数据区域208、备用区域210、1/0端口 212及平面 214。数据通过数据寄存器204及高速缓冲存储器寄存器206逐个字节地传送到NAND快闪 存储器200及从NAND快闪存储器200传送。高速缓冲存储器寄存器206可最靠近I/O控 制电路(例如，图1中所示的I/O电路IIO)，且充当用于1/0数据的数据缓冲器，而数据寄 存器204可最靠近存储器阵列(例如，存储器阵列104)且充当用于NAND快闪存储器阵列 操作的数据缓冲器。在一些实例中，NAND快闪存储器在基于页的操作中被编程及读取且在 基于块的操作中被擦除。在一些实例中，在页读取及写入操作期间，数据寄存器204及高速 缓冲存储器寄存器206联系在一起且充当单个寄存器。在一些实例中，在高速缓冲存储器 操作期间，数据寄存器204及高速缓冲存储器寄存器206独立地操作以增加数据吞吐量。 图2中所示的NAND快闪存储器包含页的块202。每一块202通常由16个、32个 或64个页组成。在实施例中，NAND快闪块是128KB。擦除一个块将所有位设定为"1"(且 将所有字节设定为FFh)。编程对于将经擦除位从"1"改变为"0"是必要的。可进行编程的 最小实体是页。在各种实施例中，每一页可在数据区域208中包括512个字节(256个字)且在备用区域210中包括另外16个字节(8个字)。在各种实施例中，每一页可在数据区域 208中具有2048个字节(1024个字)且在备用区域210中具有64个字节(32个字)。备用 区域210可存储用于擦除块管理功能的在生产过程期间标记无效块的位、可存储用于参考 与多个全页块相关联的部分页高速缓冲存储器条目的逻辑地址信息或存储错误校正数据。 图2的实例将I/0端口 212显示为具有0到7的位(或总共8个位)范围，但此可如以上 相对于页大小所描述而变化。在各种实施例中，数据区域208及备用区域210的长度被定 义为"页"。备用区域210具有比数据区域208明显少的存储器单元。在实例中，备用区域 208具有64个字节而数据区域具有两千字节的数据区域。用另一方式陈述是，备用区域的 大小是数据区域大小的大约百分之三(3. 125% )。每一行存储器单元的数据区域可被划分 成四个扇区，且备用区域包含四个单独的错误校正数据段，每一数据扇区一个段。因此，数 据区域中的每512字节扇区可存在备用区域中的最多16个字节。 在多级单元NAND快闪存储器的各种实施例中，同时编程整个页。在实例中，将一 页(即，第一页的第一个位)编程在一系列单元中。此后，将第二页(即，第二页的第二个 位)编程到相同一系列单元。因此，多级单元操作可包含对多级单元的两遍编程。与读取或 写入操作相关联的传送信息的分配请求可在页基础上发生(例如，每次528个字节，与NOR 本文档来自技高网...

【技术保护点】
一种存储器，其包括：多个存储器单元，其用以存储一页及至少一个另一页的数据，所述数据页与待用于与所述数据页相关联的校正及检测错误中的至少一者的数据量相关联，所述数据量不同于待用于与所述另一数据页相关联的校正及检测错误中的至少一者的数据量。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：威廉亨利拉德克，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]