一种单端低摆幅读位线电路制造技术

本发明专利技术涉及一种单端低摆幅读位线电路，该电路包括：至少１个内核单元、第一ＰＭＯＳ晶体管（Ｐ１）和敏感放大器；所述第一ＰＭＯＳ晶体管（Ｐ１）的栅极连接控制信号（ＰＲＥ），在ＰＲＥ有效地时间内，对位线信号（ＢＬ）进行预充电，充电结束后字线信号有效；则位线根据有效字线上的内核单元存储的二进制数据是“０”还是“１”有电平变化，敏感放大器检测位线电平变化来读数据；其特征在于，该电路还包括：第一ＮＭＯＳ晶体管（Ｎ１）、第二ＮＭＯＳ晶体管（Ｎ２）和第二ＰＭＯＳ晶体管（Ｐ２）；Ｎ２和Ｐ２反馈控制Ｎ１是否关断，Ｐ１在ＰＲＥ控制下通过Ｎ１是否关断实现位线低摆幅；所述敏感放大器包括：７个ＰＭＯＳ晶体管和６个ＮＭＯＳ晶体管，实现正确读出单端低摆幅位线上的数据。

【技术实现步骤摘要】

本专利技术涉及读位线电路，特别涉及一种单端低摆幅读位线电路。
技术介绍
图1为传统的单端低摆幅读位线电路原理图。图中PRE信号表示对位线信号BL 进行预充电操作的信号。“0”和“1”表示存储器内核单元中存储的数据，其中“0”表示0， “1”表示存储的二进制数据为1。“0”和“1”在物理上的实际电压值分别对应与地相接和电 源电压。图1中，假设位线上共连接了 N个内核单元，其中WL表示字线，而WLX表示第X个 内核单元读出逻辑的字线。Il表示敏感放大器，单端位线结构中一般由非门充当敏感放大ο传统单端位线在读出数据中，首先要对位线信号BL进行预充电操作，即在PRE信 号有效的时间里，通过PMOS晶体管Pl对位线信号BL充电，充电结束后BL电平到达电源电 压。此时字线信号有效，假设有效的字线信号为WLX，第X个内核单元存储的数据为“1”，则 位线经过NMOS晶体管NXa和NMOS晶体管NXb放电，敏感放大器11检测位线信号BL电平变 化后输出数据为“1”，从而得到存储在第X个内核中的数据结果。反之，若存储在内核单元 的数据为“0”，位线信号BL则不会通过NMOS晶体管NXa和NMOS晶体管NXb放电，敏感放大 器Il输出数据为“0”。在整个位线的读过程中，位线的电压摆幅为全摆幅，特别在位线上连 接内核单元数目N较大的情况下，整体位线的充电放电速度将会变慢，而且功耗消耗更大。目前，许多降低位线摆幅的技术都是通过额外的片内电压来实现的。Half-swing Pulse-mode Techniques便是一种利用额外电压实现脉冲摆幅为全摆幅一半的技术。该技 术能够产生原摆幅一半的脉冲，从而能够大大降低芯片整体功耗，但片内如何产生稳定的 额外电压确引入了芯片设计的另一个问题。此外当位线摆幅降低的时候同时也引入了另一个问题，即敏感放大器的设计问 题。传统的单端位线读技术中大部分采用反相器实现敏感放大器的功能，因为单端位线相 对与差分结构来说缺少互补电压信号，从而使得差分结构的敏感放大器在单端结构中需要 额外的参考电压才能正常工作，增加了设计的复杂度。对于全摆幅结构来说，反相器能够很 好的完成位线电压检测的任务，但对于降低摆幅的位线而言，敏感放大器要完成的功能不 仅仅是敏感放大，还包括电平转换的任务。由此普通的反相器则无法继续充当敏感放大器。
技术实现思路
本专利技术的目的在于，在不需要额外电压源辅助的情况下，降低位线的电压摆幅和 功耗，在此基础上实现正确的数据读出。为达到上述目的，本专利技术提出了一种单端低摆幅读位线电路，该电路包括至少1 个内核单元、第一 PMOS晶体管Pl和敏感放大器；所述第一 PMOS晶体管Pl的栅极连接控制 信号I3RE ；其特征在于，该电路还包括第一 NMOS晶体管Nl、第二 NMOS晶体管N2和第二 PMOS晶体管P2 ；所述第一NMOS晶体管m的栅极、所述第二NMOS晶体管N2的漏极及所述第二PMOS 晶体管P2的漏极相连；所述第一 NMOS晶体管m的源极、所述第一 PMOS晶体管Pl的漏极 及所述第二 PMOS晶体管P2的源极相连；所述第一 NMOS晶体管m的漏极与位线信号BL相 连； 所述第二 NMOS晶体管N2的栅极与位线信号BL相连；所述第二 NMOS晶体管N2的 源极接地；所述第二 PMOS晶体管P2的栅极与位线信号BL相连 ；所述敏感放大器包括第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体 管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第八PMOS晶体管P8、第九PMOS晶体管 P9、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6、 第七NMOS晶体管N7和第八NMOS晶体管N8 ；所述第三PMOS晶体管P3的栅极连接控制信号EVAL ；所述第三PMOS晶体管P3的 源极连接电源电压；所述第三PMOS晶体管P3的漏极、所述第四PMOS晶体管P4的源极及所 述第五PMOS晶体管P5的源极相连；所述第四PMOS晶体管P4的漏极、所述第五PMOS晶体管P5的栅极、所述第六PMOS 晶体管P6的漏极、所述第四NMOS晶体管N4的漏极、及所述第五NMOS晶体管N5的栅极相 连；所述第四PMOS晶体管P4的栅极、所述第五PMOS晶体管P5的漏极、所述第八PMOS 晶体管P8漏极、所述第四NMOS晶体管N4的栅极及所述第五NMOS晶体管N5的漏极相连；所述第六PMOS晶体管P6的源极连接电源电压；所述第六PMOS晶体管P6的栅极、 所述第七PMOS晶体管P7的栅极和漏极及所述第七NMOS晶体管N7的漏极相连；所述第七PMOS晶体管P7的源极连接电源电压；所述第八PMOS晶体管P8的源极连接电源电压；所述第八PMOS晶体管P8的栅极、 所述第九PMOS晶体管P9的栅极和漏极及所述第八NMOS晶体管N8的漏极相连；所述第九PMOS晶体管P9的源极连接电源电压；所述第三NMOS晶体管N3的栅极连接控制信号EQ ；所述第三NMOS晶体管N3通过 其源极和漏极连接在所述第五PMOS晶体管P5的栅极和所述第六PMOS晶体管P6的栅极之 间；所述第四NMOS晶体管N4的源极、所述第六NMOS晶体管N6的源极及所述第五NMOS 晶体管N5的源极相连接地；所述第六NMOS晶体管N6的漏极与所述第七NMOS晶体管N7的源极相连；所述第六NMOS晶体管N6的栅极连接位线信号BL，所述第七NMOS晶体管N7的栅极 连接控制信号READ ；或所述第六NMOS晶体管N6的栅极连接控制信号READ，所述第七NMOS 晶体管N7的栅极连接位线信号BL ；所述第八NMOS晶体管N8的漏极连接位线信号BL ；所述第八NMOS晶体管N8的栅 极连接控制信号READ。在实际中，为了能够使得位线的摆幅尽可能的降低，可以通过调整由第二 PMOS晶 体管P2和第二 NMOS晶体管N2组成反相器的阈值电压，能够进一步的降低位线摆幅。因此，可以将第二 NMOS晶体管N2采用低阈值的NMOS晶体管，而第二 PMOS晶体管P2采用高阈值 的PMOS晶体管，此时，由第二 PMOS晶体管P2和第二 NMOS晶体管N2组成的反相器阈值电 压会降低，使得整体位线的摆幅降低。该电路还包括第九匪OS晶体管N9 ；所述第九NMOS晶体管N9的栅极连接控制信号READ ；所述第九NMOS晶体管N9的 源极连接位线信号BL ；所述第九NMOS晶体管N9的漏极与所述第八NMOS晶体管N8的源极 相连。为实现本专利技术的目的，提出了另一种单端低摆幅读位线电路，该电路包括至少1 个内核单元、第一 PMOS晶体管Pl和敏感放大器；所述第一 PMOS晶体管Pl的栅极连接控制 信号I3RE ；其特征在于， 该电路还包括第一 NMOS晶体管Nl、第二 NMOS晶体管N2和第二 PMOS晶体管P2 ；所述第一 NMOS晶体管m的栅极、所述第二 NMOS晶体管N2的漏极及所述第二 PMOS 晶体管P2的漏极相连；所述第一 NMOS晶体管m的源极、所述第一 PMOS晶体管Pl的漏极 及所述第二 PMOS晶体管P2的源极相连；所述第一 NMOS晶体管m的漏极与位线信号BL相 连；所述第二 NMOS晶体管N2的栅本文档来自技高网...

【技术保护点】
一种单端低摆幅读位线电路，该电路包括：至少１个内核单元、第一ＰＭＯＳ晶体管（Ｐ１）和敏感放大器；所述第一ＰＭＯＳ晶体管（Ｐ１）的栅极连接控制信号（ＰＲＥ）；其特征在于，该电路还包括：第一ＮＭＯＳ晶体管（Ｎ１）、第ＮＭＯＳ晶体管（Ｎ２）和第二ＰＭＯＳ晶体管（Ｐ２）；所述第一ＮＭＯＳ晶体管（Ｎ１）的栅极、所述第二ＮＭＯＳ晶体管（Ｎ２）的漏极及所述第二ＰＭＯＳ晶体管（Ｐ２）的漏极相连；所述第一ＮＭＯＳ晶体管（Ｎ１）的源极、所述第一ＰＭＯＳ晶体管（Ｐ１）的漏极及所述第ＰＭＯＳ晶体管（Ｐ２）的源极相连；所述第一ＮＭＯＳ晶体管（Ｎ１）的漏极与位线信号（ＢＬ）相连；所述第二ＮＭＯＳ晶体管（Ｎ２）的栅极与位线信号（ＢＬ）相连；所述第二ＮＭＯＳ晶体管（Ｎ２）的源极接地；所述第ＰＭＯＳ晶体管（Ｐ２）的栅极与位线信号（ＢＬ）相连；所述敏感放大器包括：第三ＰＭＯＳ晶体管（Ｐ３）、第四ＰＭＯＳ晶体管（Ｐ４）、第五ＰＭＯＳ晶体管（Ｐ５）、第六ＰＭＯＳ晶体管（Ｐ６）、第七ＰＭＯＳ晶体管（Ｐ７）、第八ＰＭＯＳ晶体管（Ｐ８）、第九ＰＭＯＳ晶体管（Ｐ９）、第三ＮＭＯＳ晶体管（Ｎ３）、第四ＮＭＯＳ晶体管（Ｎ４）、第五ＮＭＯＳ晶体管（Ｎ５）、第六ＮＭＯＳ晶体管（Ｎ６）、第七ＮＭＯＳ晶体管（Ｎ７）和第八ＮＭＯＳ晶体管（Ｎ８）；所述第三ＰＭＯＳ晶体管（Ｐ３）的栅极连接控制信号（ＥＶＡＬ）；所述第三ＰＭＯＳ晶体管（Ｐ３）的源极连接电源电压；所述第三ＰＭＯＳ晶体管（Ｐ３）的漏极、所述第四ＰＭＯＳ晶体管（Ｐ４）的源极及所述第五ＰＭＯＳ晶体管（Ｐ５）的源极相连；所述第四ＰＭＯＳ晶体管（Ｐ４）的漏极、所述第五ＰＭＯＳ晶体管（Ｐ５）的栅极、所述第六ＰＭＯＳ晶体管（Ｐ６）的漏极、所述第四ＮＭＯＳ晶体管（Ｎ４）的漏极、及所述第五ＮＭＯＳ晶体管（Ｎ５）的栅极相连；所述第四ＰＭＯＳ晶体管（Ｐ４）的栅极、所述第五ＰＭＯＳ晶体管（Ｐ５）的漏极、所述第八ＰＭＯＳ晶体管（Ｐ８）漏极、所述第四ＮＭＯＳ晶体管（Ｎ４）的栅极及所述第五ＮＭＯＳ晶体管（Ｎ５）的漏极相连；所述第六ＰＭＯＳ晶体管（Ｐ６）的源极连接电源电压；所述第六ＰＭＯＳ晶体管（Ｐ６）的栅极、所述第七ＰＭＯＳ晶体管（Ｐ７）的栅极和漏极及所述第七ＮＭＯＳ晶体管（Ｎ７）的漏极相连；所述第七ＰＭＯＳ晶体管（Ｐ７）的源极连接电源电压；所述第八ＰＭＯＳ晶体管（Ｐ８）的源极连接电源电压；所述第八ＰＭＯＳ晶体管（Ｐ８）的栅极、所述第九ＰＭＯ...

【技术特征摘要】

【专利技术属性】
技术研发人员：王东辉，闫浩，洪缨，侯朝焕，
申请(专利权)人：中国科学院声学研究所，
类型：发明
国别省市：11[中国|北京]