一种改进的电流模逻辑门制造技术

本实用新型专利技术公开了一种改进的电流模逻辑门，其中一种电流模逻辑门为锁存器、与门、或门。锁存器中包括锁存对管，以及反相复位信号控制管，此反相复位信号控制管的漏极与所述锁存对管的源极均相连，还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的ＭＯＳ管的宽长比相同的第一ＭＯＳ管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的ＭＯＳ管的宽长比相同的第二ＭＯＳ管。本方案中电流模逻辑门，可以实现输入输出负载匹配，实现信号的对称传输。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及逻辑门电路，尤其涉及一种改进的电流模逻辑门。
技术介绍
电流模逻辑(current mode logic，简称CML)被广泛应用于高速电路的设计当中， 尤其是在高速串行与解串行系统(SERDES)中起到关键的作用。在高速工作时，电流模逻辑 由于其摆幅小，功耗低而受到越来越多的关注。在SERDES系统当中，尤其是达到IOG以上的 SERDES系统，由于要满足严格的抖动要求，对电路以及信号的匹配等要求非常苛刻，由电路 不对称而引起的信号不对称等因素将会引入相当大的抖动，使SERDES系统难以满足各种 通信协议的要求。图1所示是一个锁存器(latch)，被广泛应用于鉴频鉴相器中带复位结构的D触 发器当中。锁存器的输出包括正相输出信号(OUT)和反相输出信号(0UT-N)，工作电压正 极为VDD，复位信号为R，反相复位信号为R-N。MOS管103和104称为读入差分对管，漏极 与读入差分对管的源极均相连的MOS管107由反相复位信号(R-N)控制称为第一反相复位 信号控制管；MOS管105和106称为锁存对管，漏极与锁存对管的源极均相连的MOS管110 由反相复位信号(R-N)控制称为第二反相复位信号控制管。当复位信号(R)为高时，MOS 管108和109将OUT拉为低，同时，由于R_N为低，使MOS管107和110关断，从而使0UT_N 输出为高，从而锁存器处于复位状态；当复位信号R为低时，MOS管108和109关断，而R_N 为高，MOS管107和110打开，使锁存器正常工作。上述锁存器电路的复位与时钟是不相关 的，因此属于异步复位电路。该电路存在的一个问题是，差分输出信号OUT和0UT_N所看到 的负载电容的大小是不一样的，因为OUT下的负载是MOS管104、108、109、106的栅漏电容 (Cgd)以及105的栅电容，而0UT_N下的负载是MOS管103、105的栅漏电容(Cgd)以及106 的栅电容，由于两者的输出负载电容不一样，所以原本差分的信号会因此而变得非对称。同样，电流模的与门以及或门也有类似情况。图2所示的是专利号为US6426194的 美国专利给出的电流模结构的与门，输入信号为第一输入信号A和第二输入信号B，当A和 B中任何一个为低时，总有NMOS管203或205关断而使0UT_N为高，另外总有NMOS管204、 205同时打开或者206打开，使OUT输出为低。当且仅当A和B同时为高时，NMOS管203和 205同时打开把0UT_N拉低，且NMOS管204和206关断，电阻202把OUT拉高，从而电路实 现的是与的功能。当然，只要把两个输出端互换，就可以实现与非的逻辑功能。上述电路中 为了解决输出负载不对称的问题，加入了一个栅极接地的匹配负载管208，使得从OUT以及 0UT_NK看到的负载都是两个NMOS管的栅漏电容(Cgd)。上述电路存在的问题是，信号从A 还是从B到输出的延迟时间是不一致的，导致与门的输出信号所产生的延迟与输入端的位 置相关。专利号为US0239370的美国专利提出一种可以解决输出信号延迟与输入端口位 置相关的电路结构，如图3所示。该结构的主要思路是，把传统电流模与门的输入端交换 位置后接相同的输入，比如A和A_N同时接NM0S303、304以及309、310，而B和B_N同时接4NMOS管307、308以及305、306，使得从信号从A端口到输出端以及从B端口到输出端的延 时相等。虽然该专利解决了输出信号延迟与输入端口位置相关的问题，但是它并没有解决 输出负载一致的问题，因为，从OUT端看到的负载电容是NMOS管304、308、306以及310的 Cgd，而从0UT_N端看到的负载电容只有NMOS管303、305的Cgd，输出负载的不匹配导致对 于相同的充放电尾电流，OUT和0UT_N端的摆率不一样，造成信号的不对称。专利号为US 0125526的美国专利提出了另外一种电路结构，能从一定程度上解 决这个问题，如图4所示。该电路一方面能够实现不同输入端的信号延迟相等，因为不同的 输入信号所走过的路径基本一样，另一方面，电路使用了栅极接VDD的NM0S405、409以及栅 极接地的MOS管406、410进行输出负载匹配，使得从OUT端看到的负载电容为NMOS管404、 405,408以及409的Cgd，而从0UT_N看到的负载电容为NMOS管403、406、407以及410的 Cgd，从而使负载匹配。但该电路存在的缺点是，NM0S405、409是常开而NM0S406、410是常 关的，两者的Cgd电容其实并不一样，常开管的Cgd要大于常关管的Cgd将近l/2Cox*W*L， 其中，Cox为单位面积的栅电容，W表示MOS管的宽参数，L表示MOS管的长参数。所以，从 本质上说，上述电路的输出负载其实并没有匹配，OUT信号上的负载电容总是要比0UT_Ni 的大 Cox*W*L。上述方案中未解决上述锁存器、与门、或门此3种逻辑门的不对称性。
技术实现思路
本技术要解决的技术问题是提供一种改进的电流模逻辑门，实现输入输出负 载匹配，实现信号的对称传输。为了解决上述技术问题，本技术提供了一种改进的电流模逻辑门，此电流模 逻辑门为锁存器，包括锁存对管，以及反相复位信号控制管，此反相复位信号控制管的漏极 与所述锁存对管的源极均相连，还包括漏极与所述锁存器的反相输出端相连并且源极与所 述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的 宽长比相同的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述反 相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长 比相同的第二 MOS管；还包括连接节点依次为工作电压正极、同时连接所述第一 MOS管的栅 极和第二 MOS管的栅极节点、地，包含一端连接在工作电压正极并且另一端连接在所述第 一 MOS管和第二 MOS管的栅极的第一电阻，包含一端连接在地另一端连接在所述第一 MOS 管和第二 MOS管的栅极的第二电阻，所述同时连接所述第一 MOS管的栅极和第二 MOS管的 栅极节点输出电压为所述锁存器中差分复位信号的摆幅的最低电平的串联分支电路。为了解决上述技术问题，本技术提供了一种改进的电流模逻辑门，此电流模 逻辑门为锁存器，包括读入差分对管，以及漏极与所述读入差分对管的源极均相连的第一 反相复位信号控制管，还包括锁存对管以及漏极与所述锁存对管的源极均相连的第二反相 复位信号控制管，还包括漏极与所述锁存器的反相输出端相连并且源极与所述第一反相复 位信号控制管的漏极相连的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且 源极与所述第二反相复位信号控制管的漏极相连的第二 MOS管；所述第一反相复位信号控 制管的宽长比是所述锁存器中复位信号控制的MOS管的宽长比的两倍；所述第二反相复位 信号控制管的宽长比是所述锁存器中复位信号控制的MOS管的宽长比的两倍。为了解决上述技术问题，本技术提供了一种改进的电流模逻辑门，此电流模 逻辑门为输入信号为第一输入信号(A)和第二输入信号(B)的与门，包括源极与偏置管 (913)的漏极相连的由第本文档来自技高网...

【技术保护点】
一种改进的电流模逻辑门，此电流模逻辑门为锁存器，包括锁存对管，以及反相复位信号控制管，此反相复位信号控制管的漏极与所述锁存对管的源极均相连，其特征在于，　　还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的ＭＯＳ管的宽长比相同的第一ＭＯＳ管；　　还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的源极相连并且宽长比与所述锁存器中复位信号控制的ＭＯＳ管的宽长比相同的第二ＭＯＳ管；　　还包括连接节点依次为工作电压正极、同时连接所述第一ＭＯＳ管的栅极和第二ＭＯＳ管的栅极节点、地，包含一端连接在工作电压正极并且另一端连接在所述第一ＭＯＳ管和第二ＭＯＳ管的栅极的第一电阻，包含一端连接在地另一端连接在所述第一ＭＯＳ管和第二ＭＯＳ管的栅极的第二电阻，所述同时连接所述第一ＭＯＳ管的栅极和第二ＭＯＳ管的栅极节点输出电压为所述锁存器中差分复位信号的摆幅的最低电平的串联分支电路。

【技术特征摘要】
1.一种改进的电流模逻辑门，此电流模逻辑门为锁存器，包括锁存对管，以及反相复位 信号控制管，此反相复位信号控制管的漏极与所述锁存对管的源极均相连，其特征在于，还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的 源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长比相同的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述反相复位信号控制管的 源极相连并且宽长比与所述锁存器中复位信号控制的MOS管的宽长比相同的第二 MOS管；还包括连接节点依次为工作电压正极、同时连接所述第一 MOS管的栅极和第二 MOS管 的栅极节点、地，包含一端连接在工作电压正极并且另一端连接在所述第一 MOS管和第二 MOS管的栅极的第一电阻，包含一端连接在地另一端连接在所述第一 MOS管和第二 MOS管的 栅极的第二电阻，所述同时连接所述第一 MOS管的栅极和第二 MOS管的栅极节点输出电压 为所述锁存器中差分复位信号的摆幅的最低电平的串联分支电路。2.一种改进的电流模逻辑门，此电流模逻辑门为锁存器，包括读入差分对管，以及漏极 与所述读入差分对管的源极均相连的第一反相复位信号控制管，还包括锁存对管以及漏极 与所述锁存对管的源极均相连的第二反相复位信号控制管，其特征在于，还包括漏极与所述锁存器的反相输出端相连并且源极与所述第一反相复位信号控制 管的漏极相连的第一 MOS管；还包括漏极与所述锁存器的反相输出端相连并且源极与所述第二反相复位信号控制 管的漏极相连的第二 MOS管；所述第一反相复位信号控制管的宽长比是所述锁存器中复位信号控制的MOS管的宽 长比的两倍；所述第二反相复位信号控制管的宽长比是所述锁存器中复位信号控制的MOS 管的宽长比的两倍。3.一种改进的电流模逻辑门，此电流模逻辑门为输入信号为第一输入信号(A)和第二 输入信号(B)的与门，包括源极与偏置管(913)的漏极相连的由第一输入信号的正相信号 控制的NMOS管(...

【专利技术属性】
技术研发人员：廖健生，黄志敏，
申请(专利权)人：中兴通讯股份有限公司，
类型：实用新型
国别省市：94[中国|深圳]