碳化硅半导体器件制造技术

一种半导体器件包括：第一导电类型或第二导电类型的碳化硅衬底（１０１）；第一导电类型的ＳｉＣ层（１０２），其形成在ＳｉＣ衬底（１０１）的第一主表面上；第二导电类型的第一ＳｉＣ区（１０３），其形成在ＳｉＣ层（１０２）的表面上；第一导电类型的第二ＳｉＣ区（１０４），其形成在第一ＳｉＣ区（１０３）的表面内；栅极电介质（１０５），其连续地形成在ＳｉＣ层（１０２）、第二ＳｉＣ区（１０４）、以及介于ＳｉＣ层（１０２）与第二ＳｉＣ区（１０４）之间的第一ＳｉＣ区（１０３）的表面上；栅极电极（１０６），其形成在栅极电介质（１０５）上；第一电极（１０８），其嵌入在沟槽中，该沟槽被选择性地形成在第一ＳｉＣ区（１０３）与第二ＳｉＣ区（１０４）邻接的部分中；以及第二电极（１０７），其形成在ＳｉＣ衬底（１０１）的第二主表面上。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及使用碳化硅半导体(SiC)作为材料的用于功率控制的诸如M0SFET的 高击穿电压半导体器件。
技术介绍
高度期望SiC成为下一代功率半导体器件材料。SiC的带隙是Si的约三倍，击穿 场强度是Si的约十倍，且热导率是Si的约三倍，并且SiC具有作为功率半导体器件材料的 良好物理特性。利用这样的物理特性，可以获得损耗远低于Si功率半导体器件并且可以高 温操作的功率半导体器件。虽然存在使用SiC的特性的各种高击穿电压半导体器件，但是，例如，已知其中通 过离子注入形成P阱和源极区的双注入M0SFET(以后称为DIM0SFET)。因为DIM0SFET使用 能够通过离子注入方法更精确地形成沟道的平面工艺，因此易于制造。此外，由于通过电压 控制来进行栅极驱动，DIM0SFET允许较低功率的驱动电路，因此DIM0SFET同样是适合并行 操作的良好器件。然而，DIM0SFET具有以下问题。通常通过使用氮或磷的高剂量离子注入，然后在约 1600°C下热处理进行激活，由此形成SiC-DIMOSFET的n型源极区。此时，在高剂量条件下进 行离子注入直到箱形分布(box profile)的SiC表面，并且使用在约1600°C的高温下的热 处理，这导致对SiC表面的离子注入区的相当大的损伤。结果，从注入区开始发生Si的优先 升华现象。这会造成源极区上的lOnm或更大的表面粗糙化，于是，当通过例如热氧化方法 或CVD方法在源极区和p型基极区之上形成栅极电介质时，源极区上的表面粗糙化被直接 反映在源极区上的栅极电介质上。这会导致栅极电介质的击穿电压、击穿屈服(breakdown yield)和长期电学可靠性的显著降低。虽然通常认为，在氮离子注入的情况下可以减少源极区上的表面粗糙化，但已有 报道称，即使在氮的情况下，高离子注入浓度也会导致表面粗糙度增加，从而击穿屈服降低 (参考Junji Senzaki等，ICSCRM2007，Mo-P-68)。此外，还已报道过，氮注入和激活退火会 引起新的晶体缺陷(参考M. Nagano等，ICSCRM2007, Mo-P-14)。为了解决离子注入的问题，已报道了双外延MOSFET(DEMOSFET)，其中通过外延形 成的膜而单独地形成P型基极区(阱)。然而，对于制造工艺而言，上述方法利用的外延生 长需要长的时间。如上所述，常规DIM0SFET的问题在于，由于在磷或氮离子注入之后的高温热处理 而在源极区上引起表面粗糙化，并且在随后形成栅极电介质时，源极区上的表面粗糙化被 直接反映在源极区上的栅极电介质上，这导致栅极电介质的击穿电压、击穿屈服和长期电 学可靠性的显著降低。虽然报道了其中通过外延形成的膜单独地形成p型基极区(阱)的DEM0SFET来 解决上述问题，但是对于制造工艺而言，该方法利用的外延生长需要长的时间。因此，希望获得能够缩短工艺时间、具有利用SiC的本征物理特性的极低导通电阻(on-resistance)的高性能、并能够极大地改善栅极电介质的击穿电压、击穿屈服以及 长期可靠性的碳化硅半导体器件。
技术实现思路
根据本专利技术，提供了一种半导体器件，其包括第一导电类型或第二导电类型的碳化硅衬底，其具有彼此相反的第一主表面和第二主表面；第一导电类型的碳化硅层，其形成在所述碳化硅衬底的所述第一主表面上；第二导电类型的第一碳化硅区，其形成在所述碳化硅层的表面上；第一导电类型的第二碳化硅区，其形成在所述第一碳化硅区的表面内；栅极电介质，其连续地形成在所述碳化硅层、所述第二碳化硅区、以及介于所述碳 化硅层与所述第二碳化硅区之间的所述第一碳化硅区的表面上；栅极电极，其形成在所述栅极电介质上；第一电极，其嵌入在沟槽中，所述沟槽被选择性地形成在这样的区域中，该区域包 括所述第一碳化硅区与所述第二碳化硅区邻接的部分；以及第二电极，其形成在所述碳化硅衬底的所述第二主表面上。附图说明图1为根据第一实施例的DIM0SFET的截面图；图2为沿图1中的线A-A在衬底深度方向上的磷和铝的浓度分布；图3为常规DIM0SFET中的栅极电介质的击穿故障率的柱状图；图4-9为用于分步解释制造根据第一实施例的DIM0SFET的方法的截面图；图10为根据第一修改例的沿图1中的线A-A在衬底深度方向上的磷和铝的浓度 分布；图11为根据第二实施例的(DI) IGBT的截面图；图12为根据第二实施例的DIM0SFET的截面图；图13-18为用于分步解释制造根据第二实施例的DIM0SFET的方法的截面图；图19为根据第三实施例的水平DIM0SFET的截面图；以及图20-24为用于分步解释制造根据第三实施例的DIM0SFET的方法的截面图。具体实施例方式根据到目前为止描述的本专利技术的实施例，源极部分中的离子注入杂质浓度的峰值 位置位于衬底内，并且提供向下挖掘到该峰值位置的源极凹陷，从而可以抑制源极区上的 栅极电介质的表面的粗糙化，并可以保持源极电极的低接触电阻。由此，可以获得具有高性 能的高击穿电压半导体器件，其具有完全利用Sic的物理特性的极低导通电阻，并可以极 大程度地改善栅极电介质的可靠性。下文中，将参考附图描述本专利技术的实施例。应该注意，附图是示意性的，并且厚度 与平面尺寸、层的厚度比率等等之间的关系不同于实际情况。因此，应考虑以下的说明来判 断具体的厚度和尺寸。还应注意，附图包括其中尺寸的关系和比率不同的部分。(第一实施例)图1为示出了根据本专利技术的第一实施例的DIM0SFET的配置的截面图。在图1中， 在包含浓度为约5 X 1018到1 X 1019/cm3的n型杂质的六方SiC衬底(n+衬底)101上形成SiC 层(n_层)102，层102包括约5X 1015到2X 1016/cm3的n型杂质浓度并具有约5到10 y m的 厚度。在SiC层102的部分表面上，第一碳化硅区103 (p型阱)存在于从SiC层102的表 面直到900nm的深度的区域中，并被形成为使得作为p型杂质的铝(A1)的浓度从表面沿深 度方向从约lX1016/cm3变化到2X1019/cm3 (峰值浓度)。该p型阱用作p型基极区103。将n型源极区104形成为在p型基极区103内的第二碳化硅区。更具体而言，其 中源极区104存在于从SiC层102的表面直到500nm的深度的区域中，在源极区104中，作 为n型杂质的氮(N)的浓度从表面沿深度方向从约lX1018/cm3变化到2X102°/cm3(峰值浓 度)。图2示出了在沿图1的线A-A的截面中的沿深度方向的n型杂质分布。稍后将描述 该杂质分布。在p型基极区103和n型源极区104的表面中，形成从p型基极区103的外侧到n 型源极区104的一部分的具有350nm的深度的沟槽，并在该沟槽内形成源极电极(第一电 极)108。在从源极区104的内表面的一部分延伸到基极区103和SiC层102的表面的部分 中，跨过这些区域形成具有约50nm厚度的栅极电介质105。在栅极电介质105上形成由多晶 硅构成的栅极电极106。此外，在SiC衬底101的下表面上形成漏极电极(第二电极)107。在第一实施例的半导体器件中，p型基极区103的与栅极电介质105直接接触的 表面被形成为具有IX 1016/cm3的相对低的杂本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于包括：第一导电类型或第二导电类型的碳化硅衬底，其具有彼此相反的第一主表面和第二主表面；第一导电类型的碳化硅层，其形成在所述碳化硅衬底的所述第一主表面上；第二导电类型的第一碳化硅区，其形成在所述碳化硅层的表面上；第一导电类型的第二碳化硅区，其形成在所述第一碳化硅区的表面内；栅极电介质，其连续地形成在所述碳化硅层、所述第二碳化硅区、以及介于所述碳化硅层与所述第二碳化硅区之间的所述第一碳化硅区的表面上；栅极电极，其形成在所述栅极电介质上；第一电极，其嵌入在沟槽中，所述沟槽被选择性地形成在这样的区域中，该区域包括所述第一碳化硅区与所述第二碳化硅区邻接的部分；以及第二电极，其形成在所述碳化硅衬底的所述第二主表面上。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：铃木拓马，河野洋志，四户孝，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]