时钟控制电路以及发送机制造技术

发送机（１）具有时钟生成部（４）、ＦＩＦＯ部（６）以及串行信号生成部（７）。时钟生成部（４）通过扩频来调制基准时钟（ＣＫｒｅｆ），生成调制度大的第１时钟（ＣＫ１）、和调制度小的第２时钟（ＣＫ２）。ＦＩＦＯ部（６）输入从时钟生成部（４）输出到数据生成部（２）并从该数据生成部（２）输出的第１时钟（ＣＫ１）、在数据生成部（２）中与第１时钟（ＣＫ１）同步输出的并行数据信号、以及从时钟生成部（４）输出的第２时钟（ＣＫ２），使并行数据信号（Ｐｄａｔａ）与第２时钟（ＣＫ２）同步进行输出。串行信号生成部（７）将并行数据信号（ＰＲｄａｔａ）转换为串行数据信号（Ｓｄａｔａ）后进行输出。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及时钟控制电路以及具有该时钟控制电路的发送机。
技术介绍
一直以来，公知有使用了高速串行传输的通信系统。在一般的通信系统中，从数据 生成部向发送机输出并行数据信号，在发送机中将并行数据信号转换为串行数据信号并送 出到高速串行传输线。此时，从数据生成部与并行数据信号同步地发送发送机的工作时钟。 该工作时钟是在时钟生成部中通过扩频(Spread Spectrum :SS)对基准时钟频率进行调制 后输出到数据生成部的时钟。例如，在非专利文献1中记载了这样的通信系统。这里，关于上述工作时钟，扩频造成的频率调制度越大，对EMI (Electro Magnetic Interference:电磁干扰)的降低越有效。由此，为了实现通信系统中的EMI降低，希望增 大时钟生成部所生成的时钟的调制度。非专利文献1 :l-channelSerial ATA PHY，，、[online]、AtmelCorporation、2003 年 1 月、[2009 年 1 月 21 日检索]、^ > 夕一才、7 卜 <http://www. dzjsw. com/jcdl/a/ AT78C5091. pdf>在高速串行传输路径中，通过在串行数据信号中嵌入时钟的称作嵌入式时钟 (Embedded Clock)的传输方式，来实现数据速率的提升。在通常的数据通信中，通过扩频实 现EMI的降低。但是，在嵌入式时钟的高速串行传输中，由于其特性的缘故，不能提高调制 度。因此，在上述现有结构中，与串行数据信号同步的时钟和与并行数据信号同步的时钟相 同，所以还不得不减小与数据生成部和发送机之间的配线部分或其它电路块的数据同步的 时钟的调制度，从而具有从这些部分产生较大的EMI的问题。因此，为了解决上述问题，考虑了在例如数据生成部与发送机之间使并行数据信 号与调制度高的时钟同步，但这样会产生电路规模变大并且发送机侧的功耗变大的新问题。
技术实现思路
本专利技术是为了解决上述问题而完成的，其目的在于提供一种能够以简单结构实现 EMI降低的时钟控制电路以及具有该时钟控制电路的发送机。本专利技术的时钟控制电路的特征在于具有时钟生成部，其通过对基准时钟的频率 进行扩频来生成调制度大的第ι时钟、和调制度比该第1时钟小的第2时钟，并输出所生成 的第1时钟和第2时钟；以及FIFO部，其输入从时钟生成部输出到外部电路并从该外部电 路输出的第1时钟、在外部电路中与第1时钟同步输出的并行数据信号、以及从时钟生成部 输出的第2时钟，并将并行数据信号与第2时钟同步输出。在该时钟控制电路中，通过对相同基准时钟频率进行扩频，在时钟生成部中生成 调制度大的第1时钟和调制度小的第2时钟，并输出到FIFO部。此时，第1时钟被输出到 外部电路，在该外部电路中与并行数据信号同步后，输出到FIFO部。此外，在FIFO部中，替代与并行数据信号同步的第1时钟，使该并行数据信号与第2时钟同步输出。由此，可以在 传输并行数据信号时，与调制度大的时钟同步，而在将该并行数据信号转换为串行数据信 号进行高速串行传输时，与调制度小的时钟同步。由此，能够实现传输并行数据信号的例如 外部电路(数据生成部)和发送机之间的配线部分或其它电路块中的大幅EMI降低。此外， 在外部电路与发送机之间不需要用于使并行数据信号与调制度高的时钟同步的电路，因此 能够成为简单的结构。此外，优选时钟生成部配置在比外部电路靠近FIFO部的位置上。此时，连接时钟 生成部和FIFO部的传输路径(传输线)较短，因此能够降低将调制度小的第2时钟从时钟 生成部传输到FIFO部时的EMI。此时，即使外部电路存在于远离时钟生成部的位置上，也因 为第1时钟的调制度较大而能够实现EMI的降低。 此外，优选时钟生成部时钟生成部具有生成第1时钟的第1时钟生成部、和生成第 2时钟的第2时钟生成部，并具有相位调整电路，该相位调整电路生成用于使第1时钟与第 2时钟的相位一致的第1控制信号和第2控制信号，并将所生成的第1控制信号输出到第 1时钟生成部，将第2控制信号输出到第2时钟生成部。此时，根据用于使相位一致的第1 控制信号和第2控制信号，分别生成第1时钟和第2时钟，所以能够减小第1时钟和第2时 钟的相位差。因此，能够减小第1时钟和第2时钟的数据速率(时钟频率)之差，能够实现 FIFO部中的寄存器数量的减少。此外，优选时钟生成部具有分频电路，该分频电路输入第1时钟，并对该第1时钟 进行分频后输出。此时，能够得到期望的第1时钟的频率。此外，优选时钟生成部具有分频电路，该分频电路输入第1时钟，并对该第1时钟 进行分频后输出。此时，能够得到期望的第1时钟的频率。本专利技术的发送机的特征是具有时钟生成部，其通过对基准时钟的频率进行扩频 来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的第1时 钟和第2时钟；FIFO部，其输入从时钟生成部输出到外部电路并从该外部电路输出的第1 时钟、在外部电路中与第1时钟同步输出的并行数据信号、以及从时钟生成部输出的第2时 钟，并将并行数据信号与第2时钟同步输出；以及串行传输信号生成部，其输入从FIFO部与 第2时钟同步输出的并行数据信号，并将该并行数据信号转换为串行数据信号后输出。在该发送机中，通过对相同基准时钟的频率进行扩频，在时钟生成部中生成调制 度大的第1时钟和调制度小的第2时钟，并输出到FIFO部。此时，第1时钟被输出到外部 电路，在该外部电路中与并行数据信号同步后，输出到FIFO部。此外，在FIFO部中，替代与 并行数据信号同步的第1时钟，使该并行数据信号与第2时钟同步并输出，在输入了该并行 数据信号的串行传输信号生成部中，将并行数据信号转换为串行数据信号后输出。由此，可 以在传输并行数据信号时，与调制度大的时钟同步，而在将该并行数据信号转换为串行数 据信号进行高速串行传输时，与调制度小的时钟同步。由此，能够实现与传输并行数据信号 的例如外部电路(数据生成部)之间的配线部分或其它电路块中的大幅EMI降低。此外， 在与外部电路之间不需要用于使并行数据信号与调制度高的时钟同步的电路，因此能够成 为简单的结构。根据本专利技术，能够以简单的结构来实现EMI的降低。附图说明图1是包括本实施方式涉及的发送机的通信系统的结构图。图2是时钟生成部的结构图。图3是比较例的 通信系统的结构图。图4是示出比较例的通信系统中的第1时钟和第2时钟的数据速率的变化比率的 图。图5是示出本实施方式的通信系统中的第1时钟和第2时钟的数据速率的变化比 率的图。图6是变形例涉及的通信系统的结构图。图7是变形例涉及的通信系统的结构图。标号说明2 数据生成部(外部电路)；3 发送机；4 时钟生成部；6 :FIF0部；7 串行传输信 号生成部；9:系统用时钟生成部(第1时钟生成部)；10:串行传输用时钟生成部(第2时 钟生成部)；11 相位调整电路；15 倍增电路；16 分频电路；CK& 基准时钟；CK1 第1时 钟；CK2 第2时钟；Control1 第1控制信号；Control2 第2控制信号；Pdata，PRdata 并行数 据信号；Sdata 串行数据信号。具体实施例方式以下，参照附图详细说明用于实施本发本文档来自技高网...

【技术保护点】
一种时钟控制电路，其特征在于具有：时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第１时钟、和调制度比该第１时钟小的第２时钟，并输出所生成的所述第１时钟和所述第２时钟；以及ＦＩＦＯ部，其输入从所述时钟生成部输出到外部电路并从该外部电路输出的所述第１时钟、在所述外部电路中与所述第１时钟同步输出的并行数据信号、以及从所述时钟生成部输出的所述第２时钟，并将所述并行数据信号与所述第２时钟同步输出。

【技术特征摘要】
【国外来华专利技术】JP 2009-1-30 2009-019923一种时钟控制电路，其特征在于具有时钟生成部，其通过对基准时钟的频率进行扩频来生成调制度大的第1时钟、和调制度比该第1时钟小的第2时钟，并输出所生成的所述第1时钟和所述第2时钟；以及FIFO部，其输入从所述时钟生成部输出到外部电路并从该外部电路输出的所述第1时钟、在所述外部电路中与所述第1时钟同步输出的并行数据信号、以及从所述时钟生成部输出的所述第2时钟，并将所述并行数据信号与所述第2时钟同步输出。2.根据权利要求1所述的时钟控制电路，其特征在于，所述时钟生成部配置在比所述外部电路靠近所述FIFO部的位置上。3.根据权利要求1或2所述的时钟控制电路，其特征在于，所述时钟生成部具有生成所述第1时钟的第1时钟生成部、和生成所述第2时钟的第 2时钟生成部，并具有相位调整电路，该相位调整电路生成用于使所述第1时钟与所述第2时钟的相 位一致的第1控制信号和第2控制信号，并将所生成的所述第1控制信号输出到所...

【专利技术属性】
技术研发人员：秋田浩伸，
申请(专利权)人：哉英电子股份有限公司，
类型：发明
国别省市：JP[日本]