可在保险条件和容限条件下工作的浮阱电路制造技术

一种可在保险条件和容限条件下工作的浮阱电路。一种电路包括：第一比较器块，被配置输出等于电源电压和偏压中的较高者的电压；第二比较器块，被配置输出等于偏压和通过ＩＯ垫提供的外部电压中的较高者的电压；以及第三比较器块，被配置输出等于第一比较器块的输出和第二比较器块的输出中的较高者的电压。在正常操作、保险操作和容限操作中的每个操作期间，第一比较器块、第二比较器块和第三比较器块中每个比较器块的一个或多个构成有源元件上的电压在其上容限值内。

【技术实现步骤摘要】

本公开一般地涉及电子电路，更具体地说，涉及实现能够在保险(failsafe)条件 和容限(tolerant)条件下工作的浮阱(FW)电路的系统、装置和方法。
技术介绍
缓冲器电路(例如，I/O缓冲器)可以将金属氧化物半导体(MOS)集成电路(IC) 的核心电路与外部输入/输出(IO)电路接口。外部电压可以通过IO垫被提供给缓冲器电 路的输出级。由于核心电路的构成有源元件的工作电压电平(例如，1.8伏特(V))可能比 外部IO电路的工作电压电平(例如，3. 3V、5V)低，因此核心电路与外部IO电路的接口可能 导致核心电路的构成有源元件(例如，MOS晶体管)有压力。核心电路的构成有源元件上的压力可能导致有源元件的可靠性下降，从而增加核 心电路的潜在故障。
技术实现思路
这里公开了实现能够在保险条件和容限条件下工作的浮阱(FW)电路的系统、装 置和方法。在一个方面，一种电路包括第一比较器块，被配置成输出与电源电压和偏压中的 较高者相等的电压；第二比较器块，被配置成输出与偏压和通过IO垫提供的外部电压中的 较高者相等的电压；以及第三比较器块，被配置成输出与第一比较器块的输出和第二比较 器块的输出中的较高者相等的电压。在正常操作、保险操作和容限操作中的每个操作期间， 第一比较器块、第二比较器块和第三比较器块中每个比较器块的一个或多个构成有源元件 上的电压在其上容限值内。保险操作是电源电压为零的模式，并且容限操作是通过IO垫提供的外部电压在 零至比电源电压高的值之间变化的模式。在另一方面，一种方法包括通过第一比较器块输出电源电压和偏压中的较高者； 通过第二比较器块输出偏压和通过IO垫提供的外部电压的较高者；以及通过第三比较器 块输出第一比较器块的输出和第二比较器块的输出中的较高者。在正常操作、保险操作和 容限操作中的每个操作期间，第一比较器块、第二比较器块和第三比较器块中每个比较器 块的一个或多个构成有源元件上的电压在其上容限值内。保险操作是电源电压为零的模式，并且容限操作是通过IO垫提供的外部电压在 零至比电源电压高的值之间变化的模式。在又一方面，一种缓冲器电路包括包括浮阱电路的输出级。浮阱电路包括第一比 较器块，被配置成输出与电源电压和偏压中的较高者相等的电压；第二比较器块，被配置成 输出与偏压和通过IO垫提供的外部电压中的较高者相等的电压；以及第三比较器块，被配 置成输出与第一比较器块的输出和第二比较器块的输出中的较高者相等的电压。在正常操 作、保险操作和容限操作中的每个操作期间，第一比较器块、第二比较器块和第三比较器块中每个比较器块的一个或多个构成有源元件上的电压在其上容限值内。保险操作是电源电压为零的模式，并且容限操作是通过IO垫提供的外部电压在 零至比电源电压高的值之间变化的模式。浮阱电路的第三比较器块的输出电压被配置成施 加到缓冲器电路的输出级的构成有源元件的衬底上。这里公开的方法和系统可以以实现多个方面的任意方式实现，并且可以以包含一 组指令的机器可读介质的形式执行，该组指令在由机器执行时，使得机器执行这里公开的 任意操作。从附图和下文的详细说明，其他特征将变得明显。附图说明本专利技术的实施例在附图中以示例而非限制的方式进行了描述，附图中类似的标号 指示相似的元件。其中，图1是根据一个或多个实施例的缓冲器电路的输出级的示意图。图2是根据一个或多个实施例的被示为缓冲器的输出级的一部分的浮阱(FW)电 路的示意图。图3是根据一个或多个实施例的FW电路的系统示图。图4是根据一个或多个实施例的图3的FW电路的晶体管实现的示意图。图5是根据一个或多个实施例在保险操作期间图3的FW电路的DC特性图。图6是根据一个或多个实施例在容限操作期间图3的FW电路的DC特性图。图7是根据一个或多个实施例在容限操作期间图3的FW电路的瞬态特性图。图8是根据一个或多个实施例的包括图3的FW电路的缓冲器电路的输出级的示 意图。图9是详细描述根据一个或多个实施例实现图3的FW电路的方法中所涉及操作 的流程图。从下文详细的说明和附图，这些实施例的其他特征将变得明显。 具体实施例方式下文描述的示例性实施例可以用来实现能够在保险条件和容限条件下工作的浮 阱(FW)电路。尽管参考了具体的示例性实施例描述了这些实施例，但是很明显在不背离各 个实施例的宽泛精神和范围的情况下，可以对这些实施例进行多种修改和改变。图1示出了根据一个或多个实施例的缓冲器电路的输出级100的示意图。在一个 或多个实施例中，输出级100可以包括P沟道金属氧化物半导体(PM0Q晶体管Ql 102和 η沟道MOS(NMOS)晶体管Q2 104。在一个或多个实施例中，Ql 102的源极(S)终端可以连 接到电源电压Vddiq 106，并且Q2 104的源极⑶终端可以连接到电源电压Vss 110。晶体管 (Ql 102和Q2 104)的体⑶终端可以与其源极⑶终端短接，以将晶体管0)1 102和Q2 104)的体(B)终端也分别连接到Vddm 106和Vss 110。Ql 102和Q2 104的漏极(D)终端 可以彼此相连，如图1所示。在一个或多个实施例中，来自输入/输出(IO)垫108的外部电压可以供应到 Ql 102和Q2 104的漏极(D)终端的每一个。在一个或多个实施例中，晶体管⑴1 102和 Q2 104)的栅极(G)终端可以由从缓冲器电路的控制电路产生的控制信号(CTRL1 112和CTRL2 114)驱动。在一个或多个实施例中，当缓冲器电路在容限模式下工作时，如果IO垫 108电压可以高于电源电压Vddiq 106，则图1中示出的与Ql 102相关联的寄生二极管Dl 116可以接通，导致在IO垫108电压和电源电压Vddiq 106之间形成直接通路。例如，Vddio 106可以是1.8伏特(V)，并且IO垫108电压可以是3. 465V(3. 3V+5%容限)。Dl 116的接 通可以导致大电流的导通，这又引起大漏泄电流流动。图1还示出了与Q2 104相关联的寄 生二极管D2 118。图2示出了根据一个或多个实施例的做为缓冲器电路的输出级200的一部分的浮 阱(Fff)电路 230。Vddio 206,Vss 210,CTRLl 212、CTRL2214、Q1 202、Q2 204 和 IO 垫 208 电 压类似于图 IWVddiq 106, Vss 110, CTRLl 112、CTRL2 114, Ql 102、Q2 104 和 IO 垫 108 电 压。在一个或多个实施例中，Ql 202可以被设在FW中，如图2所示，其具有选择Vddm 206 和IO垫208电压中的较高者的能力。在一个或多个实施例中，FW电路230包括PMOS晶体管Q3 216，Q3216的源极(S) 终端可以连接到Vddto 206和另一 PMOS晶体管Q4 218的栅极(G)终端。在一个或多个实施 例中，Q4 218的源极⑶终端可以连接到Q3 216的栅极(G)终端和IO垫208电压。FW电 路230的两个晶体管(Q3216、Q4 218)的漏极(D)终端可以彼此连接。在一个或多个实施 例中，每个晶体管216、Q4 218)的体(B)终端可以连接到其漏极(D)终端。在一个或本文档来自技高网...

【技术保护点】
一种电路，包括：第一比较器块，被配置成输出与电源电压和偏压中的较高者相等的电压；第二比较器块，被配置成输出与所述偏压和通过ＩＯ垫提供的外部电压中的较高者相等的电压；以及第三比较器块，被配置成输出与所述第一比较器块的输出和所述第二比较器块的输出中的较高者相等的电压；其中在正常操作、保险操作和容限操作中的每个操作期间，所述第一比较器块、所述第二比较器块和所述第三比较器块中每个比较器块的至少一个构成有源元件上的电压在所述构成有源元件的上容限值内，其中所述保险操作是所述电源电压为零的模式；并且其中所述容限操作是通过所述ＩＯ垫提供的所述外部电压在零至比所述电源电压高的值之间变化的模式。

【技术特征摘要】
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【专利技术属性】
技术研发人员：潘卡吉库马尔，普拉姆德E帕拉梅斯沃兰，梅卡什沃克桑德拉曼，维尼德什潘德，约翰克瑞兹，
申请(专利权)人：LSI公司，
类型：发明
国别省市：US[美国]