抑制因切割和ＢＥＯＬ处理引起的ＩＣ器件损伤的方法技术

一种半导体产品包括具有顶表面和底表面并包括半导体芯片的半导体衬底。半导体衬底具有顶表面和周界。阻挡结构形成于周界内的芯片上。极深隔离沟槽（ＵＤＩＴ）切入芯片顶表面中且在其中向下延伸到周界与阻挡层之间。在形成阻挡层和ＵＤＩＴ之前，在衬底上形成具有低ｋ的ｐＳｉＣＯＨ介电层与硬掩模层的ＩＬＤ结构。在ＵＤＩＴ的外侧，ＩＬＤ结构的互连结构被向下凹陷到衬底。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路(IC)半导体器件及其结构与制造方法。更具体 而言，本专利技术涉及结构特征，其适于避免由通过已知的切割工艺将半导体 晶片细分成单独的芯片而引起的对半导体器件的损伤。另外，本专利技术涉及 避免在制造工艺末期的后段制程(BEOL)、互连以及半导体器件处理期 间形成的互连结构中的芯片封装交互(interaction)故障。
技术介绍
诸如互补金属氧化物半导体场效应晶体管(CMOSFET)器件等的微 电子半导体ic器件是以复杂的工艺来制造，在该工艺中形成数量庞大的 分隔的电子器件。这样的制造大量电子器件的制造工艺称为超大頰^莫集成 (VLSI)工艺。经过许多处理步骤之后，必须通过切割将单片的半导体晶 片细分形成许多个单独的半导体芯片。参照图1A，其示出处于先进的制造阶段中的现有技术的CMOS FET 单片半导体器件10的示意性局部截面正视图，该半导体器件10包括许多VLSI电子IC器件。然而，为了便于示例和说明，图1A中仅示出半导体 器件10的包括并置的第一芯片IOA和第二芯片IOB的部分。这两个芯片 代表半导体器件10中其它地方所包括的许多的这样的芯片。包括第一芯片 10A和第二芯片10B的半导体器件形成在半导体衬底12内的有源器件前 段制程(FEOL)区中和该区的顶表面16上。衬底12通常包括单晶硅(Si) 半导体晶片。图1B示出进行切割步骤之后分开的第一芯片IOA和第二芯 片IOB，如下所述。最初，在BEOL处理之前，在FEOL处理期间在衬底12的顶表面16上形成有源器件FE()L区14 (^皮抽象性地示为具有才莫糊特征的层)。有源 器件FEOL区14包含例如CMOS FET器件的结构(为了^更于示例而未示 出)， 一部分结构形成在衬底12中，而一部分结构则形成在其顶表面16 上。如本领域技术人员所公知的，CMOS FET器件通常会到达衬底12的 顶表面16上方。接着，在后段制程(BEOL)处理步骤期间，互连层15 (为了便于示例，也被抽象地示为层)形成在有源器件层14的顶表面17 上。互连层15含有金属结构，其通常由铜组成，且提供形成在多层的层间 介电(ILD)层(即ILD叠层)中的外部互连(互连)，用于将多个FET 器件(例如第一半导体芯片10A (左侧)和第二半导体芯片10B (右侧)) 电连接到外部器件，如将在5A/5B中示例且参考图5A/5B在下面所说明的。 互连层15包括将通过切割而分隔的左侧部分15A和右侧部分15B。图1B 示出该切割的结果。在第一芯片10A (图1A/1B左侧)的底部处为第一衬底部分12A，在 其上方的表面16上支撑着第一有源器件层14A。类似地，互连层15的左 侧部分15A形成在第一有源器件层14A上。第二芯片10B (右侧)的底部 处为第二衬底部分12B，在其上方的表面16上支撑着第二有源器件层14B。 类似地，互连层15的右侧部分15B形成在第二有源器件层14B上。切割 槽130位于第一与第二芯片10A/10B之间的间隔中。虽然为了便于示例而 未示出，但如本领域技术人员所公知的，切割槽130围绕着每个芯片。此外，分隔的第一和第二止裂件(crackstop) 50A/50B形成于互连层 15A/15B中而分别围绕着互连层15A/15B的周界。第一和第二止裂件 50A/50B中的每一个分别位于每个芯片10A/10B的切割槽130与有源区域 (AA )之间。止裂件50A/50B沿着芯片10A和10B的周界设置，以保护 每个互连层15A/15B免受否则可能由破裂引起的损伤。每个止裂件 50A/50B完全延伸贯穿互连层15而到达有源器件层14的顶表面17。在BEOL处理中常规地，在半导体器件10的有源器件FEOL区14 上的互连层15中形成至少一个介电材料层。通常将介电层制造为使得金属 互连线(如下所述)可形成于其上，以向FET器件提供外部电连接。铜、鵠、铝或其合金以及其它类似金属常用来形成互连线。在本领域中公知IC芯片可具有多个接合介电层和设置在其上的多层互连线。整个介电层的材料密度通常不是均匀的。膜应力与材料界面会使细微划^lt f mw^nJ, 、 7t/(V由.i产虽 古5ll ^r^煤逸〗dt l论5lj夺屋壯始(你|4。垂直延伸过孔和水平延伸的互连线)为止。由于这样的金属结构很薄，因 此裂痕常会严重影响互连线和过孔，导致其破裂，使得由于连接至芯片部 件的外部连接破裂而造成芯片故障。切割工艺常常引起裂痕，这些裂痕损 伤如芯片10A/10B的芯片有源区域。由此，为避免这种严重的损伤，沿着 每个芯片10A/10B的BEOL结构15A/15B的周界设置止裂件50A/50B，以 保护其免受由破裂而造成可能的损伤。诸如半导体器件IO的器件的制造需要进行许多前置步骤，例如，在衬 底12中形成有源器件FEOL区14的FEOL步骤，以及在其上方随后进行 的BEOL步骤，在该BEOL步骤期间，在有源器件层14上形成互连层15。最后，在执行了多个FEOL和BEOL处理步骤之后，通过切割工艺将 含有许多VLSI半导体芯片的单片半导体器件10细分形成单独的分离的芯 片。在切割工艺期间，已形成在衬底12上的芯片被彼此分离开。例如，使 第一芯片10A与第二芯片10B分离。切割工艺:f皮限定为在位于第一芯片 IOA与第二芯片IOB之间的中间间隔(例如切割槽130)中进行切割。在图1B中，在进行如下进行的常规切割步骤之后，第一芯片IOA会 与第二芯片IOB分离在芯片10A/10B之间的切割槽130内，从BEOL 结构15的顶表面18向下切割穿过半导体器件10而到达衬底12的底表面 19，其中切口向下一直延伸穿过衬底12的底表面。在切割期间，将在被切 割芯片10A/10B的已去除材料的侧壁上大致沿着芯片-芯片切割槽130的边 缘在每个芯片10A/10B的垂直边缘上形成一组被切割的芯片边缘表面110。显然，切割工艺具有破坏性，这是因为其会产生应力和应变，这些应 力和应变经常在半导体^)底12、有源器件层14和/或互连层15中的介电层 内诱导细微裂痕。当细微裂痕在硅衬底12中发生时，它们通常会非常快速 地扩展，因而在初始测试中即发生故障。在介电材料层内的细微裂痕(例如在互连层15中发现的细微裂痕)则扩展较慢，倾向于导致包括芯片封装 交互故障在内的延后故障，也就是，在器件工作(in the field )之后发生的故障。芯片封装交互故障和工作故障非常昂贵且具破坏性。因此，迫切需 要提供可减少介电层内的细微裂痕扩展的方法。vlsi制造的高优先级目标是从每一个晶片生产出高产量的芯片，从而 确保商业利润。当每个晶片的芯片数目与复杂度增加，产量通常成比例地 下降。因此，非常希望4吏缺陷芯片的数量最小化。在feol步骤中，诸如cmos fet器件的电子器件是以 一连串的步 骤构成，这些步骤包括制造用来在半导体衬底12上形成图形的光刻掩模。 执行蚀刻及沉积，其中通过以均厚(blanket)方式沉积或生长材料而将材 料均厚地引入衬底12内、上和/或上方的暴露表面上，或通过穿过开口的 掩模窗口将材料引入到表面上而将材料引入特定区域中的暴露表面上。在 其它步骤中，例如，通过使用开口的本文档来自技高网...

【技术保护点】
一种半导体产品，其包括：　半导体衬底（１２），其具有顶表面（１８）和底表面（１９）且包括半导体芯片（１０Ａ／１０Ｂ）；　所述半导体衬底（１２）具有顶表面（１８）和周界（１１０）；　阻挡结构（５０Ｂ），其形成于所述周界（１１ ０）内的所述芯片（１０Ａ／１０Ｂ）中；以及　沟槽切口（６０Ｂ），其向下延伸穿过所述周界（１１０）与所述阻挡结构（５０Ｂ）之间的所述半导体芯片（１０Ａ／１０Ｂ）的所述顶表面（１８）。

【技术特征摘要】
【国外来华专利技术】US 2007-5-10 11/746,6841.一种半导体产品，其包括半导体衬底(12)，其具有顶表面(18)和底表面(19)且包括半导体芯片(10A/10B)；所述半导体衬底(12)具有顶表面(18)和周界(110)；阻挡结构(50B)，其形成于所述周界(110)内的所述芯片(10A/10B)中；以及沟槽切口(60B)，其向下延伸穿过所述周界(110)与所述阻挡结构(50B)之间的所述半导体芯片(10A/10B)的所述顶表面(18)。2. 根据权利要求l的半导体产品，包括半导体器件，其形成于在所述产品中和所述芯片(10A/10B)中；互连层(15)，其形成在所述半导体衬底(12)之上，其中所述互连层(15)包含介电层、互连线和过孔。3. 根据权利要求2的半导体产品，其中从所述衬底(12)形成所述半导体芯片(10A/10B),.具有所述互连层(15)的所述半导体芯片(10A/10B)形成在所述半导体衬底(12)的所述顶表面(18)之上；所述半导体芯片(10A/10B)和所述互连层(15)具有周界(110);所述阻挡结构(50B)包括的边缘选自止裂件阻挡结构(50B)和所述周界(110)上的切割边缘；以及所述沟槽切口 (60B)向下延伸到所述周界(110)上的所述切割边缘与所述阻挡结构(50B)之间的所述半导体芯片(10A/10B)中。4. 根据权利要求2或3的半导体产品，其中所述互连层(15 )从所述沟槽切口 (60B)外侧向下凹陷到所述4于底(12)。5. 根据权利要求2、 3或4的半导体产品，其中所述阻挡结构(50B)延伸穿过所述互连层(15)且至少与所述半导体衬底(12)接触；以及所述沟槽切口 (60B)至少部分延伸穿过所述半导体衬底(12)。6. 根据权利要求l、 2、 3、 4或5的半导体产品，其中底填层(140)形成在所述产品之上，所述底填层(140 )覆盖所迷互连层(15 )且填充所述沟槽切口 (60B、 61B、 62B)。7. 根据权利要求l、 2、 3、 4、 5或6的半导体产品，其中所述沟槽切口 (60B)相对于所述衬底(12)的所述顶表面(18)横向地分隔；以及所述沟槽切口 (60B)延伸穿过且进入所述衬底(12)的所述顶表面(18)，并且与所述芯片(10A/10B)的所述周界(110)分隔。8.才艮据权利要求2、 3、 4、 5、 6或7的半导体产品，其中在所述沟槽切口 (60B)的外侧，所述互连层(15)向下凹陷到所述衬底(12)。9. 根据权利要求l、 2、 3、 4、 5、 6、 7或8的半导体产品，其中所述沟槽切口 (60E)具有底部，所述底部具有向外展开的槽沟(120)。10. 根据权利要求l、 2、 3、 4、 5、 6、 7、 8或9的半导体产品，其中多个沟槽切口 (60B, 61B， 62B)依照沟槽切口 (60B， 61B， 62B)横向尺寸渐增的顺序一个嵌套在另一个内侧地形成，并且切入位于所述周界(110)与所述阻挡结构(50B)之间且围绕所述阻挡结构(50B)的所述半导体芯片(10A/10B)的所述顶表面(18)中。11. 根据权利要求l、 2、 3、 4、 5、 6、 7、 8、 9或10的半导体产品，其中所述沟槽切口 (60B) (60B， 61B, 62B)相对于所述顶表面(18)倾斜一角度。12. 根据权利要求2、 3、 4、 5、 6、 7、 8、 9、 10或11的半导体产品，其中所述互连层(15)包括低k介电材料。13. 根据权利要求2、 3、 4、 5、 6、 7、 8、 9、 10或11的半导体产品，其中所述互连层(15)包括低k介电材料，所述低k介电材料包括多孔的氢化氧碳化硅(pSiCOH )。14. 一种形成半导体产品的方法，包括形成半导体衬底(12)，所述半导体衬底(12...

【专利技术属性】
技术研发人员：MG法鲁克，R汉农，MW莱恩，刘小虎，IDW梅尔维尔，TM肖，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]