【技术实现步骤摘要】
本专利技术属于半导体集成电路制造领域，涉及一种半导体器件及其制备方法。
技术介绍
1、随着集成电路制造技术的发展，半导体器件的尺寸越来越小，对器件的制作工艺的要求也越来越高，为了提升小尺寸器件的性能，接触刻蚀阻挡层应变技术被广泛应用。目前，在28nm及以下制程的高k金属栅(hkmg)器件中，通常利用覆盖假栅和衬底上表面的张应力接触刻蚀阻挡层应变(cesl)层增强n型金属氧化物半导体场效应晶体管(nmos)的通道应力，利用sige工艺增强p型金属氧化物半导体场效应晶体管(pmos)的通道应力，但是由于假栅替换成金属栅后，张应力cesl层被破坏，导致张应力cesl层对nmos的性能的影响并不明显，且由于pmos中的sige体积较小，应力不足，导致pmos的性能相较于正常器件的性能较低，同时由于sige突起的高度较高，受到张应力cesl层的作用较大，导致sige所产生的应力进一步减小，继而使pmos的性能进一步降低。
2、因此，急需寻找一种能够提升金属栅器件性能的半导体器件的制备方法。
技术实现思路b>
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【技术保护点】
1.一种半导体器件的制备方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述第一源结构嵌于所述半导体层的上表层且所述第一源结构的上表面突出于所述第一阱区的上表面，所述第一漏结构嵌于所述第一阱区的上表层且所述第一漏结构的上表面突出于所述第一阱区的上表面。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于：所述第一源结构的材质包括SiGe；所述第一漏结构的材质包括SiGe。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述压应力层的厚度范围为
5.根据权利要求...
【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述第一源结构嵌于所述半导体层的上表层且所述第一源结构的上表面突出于所述第一阱区的上表面，所述第一漏结构嵌于所述第一阱区的上表层且所述第一漏结构的上表面突出于所述第一阱区的上表面。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于：所述第一源结构的材质包括sige；所述第一漏结构的材质包括sige。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述压应力层的厚度范围为
5.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述压应力层的材质包括氮化硅。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述第一假栅结构至少包括位于所述第一阱区上表面的第一介电层及位于所述第一介电层上表面的第一假栅层；所述第二假栅结构至少包括位于所述第二阱区上表面的第二介电层及位于所述第二介电层上表面的第二假栅层；所述第一金属栅结构至少包括第三介电层及第...
【专利技术属性】
技术研发人员：林昭宏，黄仁德，
申请(专利权)人：重庆芯联微电子有限公司，
类型：发明
国别省市：
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