移位寄存器的级、栅线驱动器、阵列基板和液晶显示装置制造方法及图纸

本发明专利技术涉及一种移位寄存器的级、栅线驱动器、阵列基板和液晶显示装置，该移位寄存器的级包括：上拉模块，根据从第一低压信号输入端、第二低压信号输入端和高压信号输入端输入的信号，向输出端输出驱动信号；下拉模块，向输出端输出关断信号；上拉驱动模块，根据从输入端输入的信号，驱动上拉模块；下拉驱动模块，根据从复位信号输入端输入的信号，驱动下拉模块；从第一低压信号输入端输入的信号和从第二低压信号输入端输入的信号为相位相反的信号，从第一低压信号输入端输入的信号和从高压信号输入端输入的信号为相位相同的信号。本发明专利技术向移位寄存器内输入低压信号的方法防止薄膜晶体管的栅极门限电压上升的缺陷。

【技术实现步骤摘要】

本专利技术涉及一种移位寄存器的级、栅线驱动器、阵列基板和液晶显示装置。
技术介绍
移位寄存器是一种常见的半导体器件，经常使用在各种电子产品中，如液晶显示装置(Liquid Crystal Display,以下简称为LCD)等。液晶显示装置 中的移位寄存器是n级(n-stage)移位寄存器。在液晶显示装置中，每一个栅线与移位寄存器的一个级电连接。液晶显 示装置在工作时，与每一个栅线对应连接的级依次向面板输出驱动信号。图1为现有的移位寄存器的级的示意图。如图1所示，移位寄存器的级 包括上拉模块110、下拉模块120、上拉驱动模块130、下拉驱动模块140 和转换(inverter)模块150。上拉模块110才艮据从时钟信号输入端输入的信号向输出端输出驱动信号， 该上扭漠块110包括第十五薄膜晶体管(Thin Firm Transistor,简称为TFT) T15。第十五薄膜晶体管T15的栅极与上拉节点电连接，其源极与时钟信号输 入端电连接，其漏极与输出端电连接。上拉驱动模块130用于驱动上拉模块110,该上拉驱动模块130包括第 一薄膜晶体管Tl和电容C。其中，第一薄膜晶体管Tl的栅极和源极分别与 输入端电连接，其漏极与上拉节点电连接；电容C的一端与所述上拉节点电 连接，其另一端与输出节点电连接。下拉模块120用于向输出端输出关断信号，该下拉模块120包括第十三 薄膜晶体管T13和第十四薄膜晶体管T14。其中，第十三薄膜晶体管T13的栅极与转换模块150电连接，其源极与关断信号输入端电连接，其漏极与输 出节点电连接；第十四薄膜晶体管T14的栅极与复位信号输入端电连接，其 源极与关断信号输入端电连接，其漏极与输出节点电连接。下拉驱动模块140用于驱动下拉模块120，该下拉驱动模块140包括第六 薄膜晶体管T6、第七薄膜晶体管T7、第八薄膜晶体管T8和第十薄膜晶体管 TIO。其中，第六薄膜晶体管T6的栅极与时钟阻碍信号输入端电连接，其源 极与输入端电连接，其漏极与上拉节点电连接；第七薄膜晶体管T7的栅极与 时钟信号输入端电连接，其源极与上拉节点电连接，其漏极与输出节点电连 接；第八薄膜晶体管T8的栅极与时钟阻碍信号输入端电连接，其源极与关断 信号输入端电连接，其漏极与输出节点电连接；第十薄膜晶体管T10的栅极 复位信号输入端电连接，其源极与关断信号输入端电连接,其漏极与上拉节 点电连接。转换模块150用于驱动第十三薄膜晶体管T13,该转换模块150包括第二 薄膜晶体管T2、第三薄膜晶体管T3、第十一薄膜晶体管Tll和第十二薄膜晶 体管T12。其中，第二薄膜晶体管T2的栅极和源极分别与时钟信号输入端电 连接，其漏极第三薄膜晶体管T3的栅极电连接；第三薄膜晶体管T3的栅极 与第二薄膜晶体管T2的漏极电连接，其源极与时钟信号输入端电连接，其漏 极与第十三薄膜晶体管T13的栅极电连接；第十一薄膜晶体管Tll的栅极与 输出节点电连接，其源极与关断信号输入端电连接，其漏极与第二薄膜晶体 管T2的漏极电连接；第十二薄膜晶体管T12的栅极与输出节点电连接，其源 极与关断信号输入端电连接，其漏极与第十三薄膜晶体管T13的栅极电连接。图2为现有的移位寄存器的级的时序图。如图2所示，上述级的工作原 理如下第一阶段，输入端为高电平信号、时钟阻碍信号输入端为高电平信号。 其中，向输入端输入的信号为STV信号，或者前端级的输出端信号；向时钟 阻碍信号输入端输入的信号为时钟阻碍信号。此时，输入端的高电平信号导通第一薄膜晶体管Tl,时钟阻碍信号输入端的高电平信号分别导通第六薄膜 晶体管T6和第八薄膜晶体管T8;通过第一薄膜晶体管Tl和第六薄膜晶体管 T6高电平信号传输到上拉节点，通过第八薄膜晶体管T8关断信号输入端的 关断信号传输到输出节点。此时，电容C被充电。第二阶段，时钟信号输入端为高电平。向时钟信号输入端输入时钟信号。 此时，在上拉节点产生自举(bootstrapping)效应并放大上拉节点的电压，最 终向输出端传输驱动信号。第三阶段，时钟阻碍信号输入端为高电平，复位信号输入端为高电平。 其中，向复位信号输入端输入的信号为后端级的输出端信号。此时，时钟阻 碍信号端的高电平信号导通第六薄膜晶体管T6和第八薄膜晶体管T8;复位 信号输入端的高电平信号导通第十薄膜晶体管T10和第十四薄膜晶体管T14。 此时，通过第十薄膜晶体管T10和第十四薄膜晶体管T14分别向上拉节点和 输出节点传输关断信号。第四阶段，时钟信号输入端为高电平。此时，时钟信号通过第二薄膜晶 体管T2和第三薄膜晶体管T3，导通第十三薄膜晶体管T13,并且通过第十三 薄膜晶体管T13将关断信号传输到输出节点。第五阶段，时钟阻碍信号输入端为高电平。此时，时钟阻碍信号端的高 电平信号导通第六薄膜晶体管T6和第八薄膜晶体管T8，并且通过第八薄膜 晶体管T8将关断信号传输到输出节点。然后，第一阶段重新开始前，第四阶段和第五阶段一次重复。在现有技术中，时钟信号和时钟阻碍信号都是30v左右的高电压。因此 通过上述的工作原理可知，第二薄膜晶体管T2、第六薄膜晶体管T6和第八 薄膜晶体管T8长时间被输入高电压，从而第二薄膜晶体管T2、第六薄膜晶 体管T6和第八薄膜晶体管T8容易引起栅极门限电压(threshold voltage)的 上升。因此在正常的情况下，时钟信号和时钟阻碍信号无法导通第二薄膜晶 体管T2、第六薄膜晶体管T6和第八薄膜晶体管T8，从而有可能引发电路错误。
技术实现思路
本专利技术的目的是提供一种移位寄存器的级、栅线驱动器、阵列基板和液 晶显示装置，以防止移位寄存器在高压信号下工作时产生薄膜晶体管的栅极 门限电压上升的缺陷。为实现上述目的，本专利技术提供了一种移位寄存器的级，包括 上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端 和高压信号输入端输入的信号，向所述输出端输出驱动信号； 下拉^t块，向所述输出端输出关断信号；上拉驱动模块，根据从所述输入端输入的信号，驱动所述上4i^莫块； 下拉驱动模块,根据从所述复位信号输入端输入的信号，驱动所述下拉 模块；从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输 入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所 述高压信号输入端输入的信号为相位相同的信号。其中，所述上拉模块包括薄膜晶体管，所述薄膜晶体管的栅极与上拉节 点电连接，其源极与所述高压信号电连接，其漏极与输出节点电连接。其中，所述第二控制信号为前端级输出的驱动信号。为了实现上述目的，本专利技术还提供了一种栅线驱动器，包括由多个级 构成的移位寄存器、第一低压信号、第二低压信号、第一高压信号、第二高 压信号和关断信号，第奇数个所述级分别输入有第一低压信号、第二低压信 号、第一高压信号和关断信号，第偶数个所述级分别输入有第一低压信号、 第二低压信号、第二高压信号和关断信号，每一个所述级包括上拉模块， 根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入 端输入的信号，向所述输出端输出驱动信号；下拉模块，向所述输出端输出关断信号；上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模 块；下拉驱动模块，根据从所述复位信号输入端本文档来自技高网...

【技术保护点】
一种移位寄存器的级，其特征在于，包括：　　　　上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；　　　　下拉模块，向所述输出端输出关断信号；　　　　上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；　　　　下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；　　　　从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。

【技术特征摘要】
1、一种移位寄存器的级，其特征在于，包括上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端和高压信号输入端输入的信号，向所述输出端输出驱动信号；下拉模块，向所述输出端输出关断信号；上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块；下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；从所述第一低压信号输入端输入的信号和从所述第二低压信号输入端输入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所述高压信号输入端输入的信号为相位相同的信号。2、 根据权利要求1所述的移位寄存器的级，其特征在于，所述上拉模块 包括薄膜晶体管，所述薄膜晶体管的斥册极与上拉节点电连接，其源极与所述 高压信号电连4娄，其漏极与输出节点电连接。3、 根据权利要求1所述的移位寄存器的级，其特征在于，所述高压信号 为前端级输出的驱动信号。4、 一种栅线驱动器，包括由多个级构成的移位寄存器、第一低压信号、 第二低压信号、第一高压信号、第二高压信号和关断信号，第奇数个所述级 分别输入有第一低压信号、第二低压信号、第一高压信号和关断信号，第偶 数个所述级分别输入有第一低压信号、第二低压信号、第二高压信号和关断 信号，其特征在于，每一个所述级包括上拉模块，根据从所述第一低压信号输入端、所述第二低压信号输入端 和高压信号输入端输入的信号，向所述输出端输出驱动信号； 下拉才莫块，向所述输出端输出关断信号；上拉驱动模块，根据从所述输入端输入的信号，驱动所述上拉模块； 下拉驱动模块，根据从所述复位信号输入端输入的信号，驱动所述下拉模块；从所述第 一低压信号输入端输入的信号和从所述第二低压信号输入端输 入的信号为相位相反的信号，从所述第一低压信号输入端输入的信号和从所 述高压信号输入端输入的信号为相位相同的信号。5、 根据权利要求4所述的栅线驱动器，其特征在于，所述上拉模块包括 薄膜晶体管，所述薄膜晶体管的栅极与上拉节点电连接，其源极与所述高压 信号电连接，其漏极与输出节点电连接。6、 根据权利要求4所述的栅线驱动器，其特征在于，所述高压信号为前 端级输出的驱动信号。7、 一种阵列基板，包括基板，形成在所述基板的显示区域的有源阵列和 形成在所述基板的一侧的栅线驱动器，所述栅线驱动器...

【专利技术属性】
技术研发人员：韩承佑，
申请(专利权)人：北京京东方光电科技有限公司，
类型：发明
国别省市：11[中国|北京]