输出级电路及运算放大器制造技术

本发明专利技术提供一种输出级电路，是藉由传统双井工艺的ＭＯＳ晶体管来实施，不但达到支援电源减半（ＨａｌｆＡＶＤＤ）架构的目的，进而达到省电节能效果及节省了三重井工艺成本。

【技术实现步骤摘要】

本专利技术有关于运算放大器，尤有关于一种支援Half AVDD(即1/2 AVDD) 架构的运算放大器，是藉由传统双井工艺的MOS晶体管来实施。
技术介绍
液晶(liquid crystal)材料的特性是若被持续地施以一直流电压，液晶材 料会受损害，而为防止上述情况发生，业界普遍会周期性的反转(inversion) 加诸于液晶层的数据信号(dataline,或称通道)的极性，此动作称为交流驱 动(AC driving)。对于在正压系统工作的传统液晶显示器(liquid crystal display, LCD)驱动IC，系统通常只供应AVDD(13.5V或16V)及VSS 二种工作电压 (以下简称AVDD架构)。在AVDD架构下，例如通道电压从AVDD被拉低 到VSS时，电荷就浪费掉了，故传统面板的耗电量占总耗电量的比例约高达 七成，甚至，当LCD面板尺寸越来越大时，还造成面板过热的问题。为解决此问题，目前业界发展出一种最新的解决方案是在上述二种工 作电压之外，系统另提供一工作电压Half AVDD (以下简称Half AVDD架构) 给驱动IC。其概念是将正极性通道放电(discharge)至Half AVDD电压的电荷 回收，再透过Half AVDD电压将其他负极性通道充电(charge)，因此，基本上 Half AVDD的电源是用来达到省电的功效，更可以防止LCD面板过热。如图 1所示为设于一源极驱动电路(source driver)(图未示)的二个相邻通道Y(n)、 Y(n+1)中，支援Half AVDD架构的已知运算放大器与四个开关的架构示意图。 每一通道各设有一个支援HalfAVDD架构的运算放大器llO、 120，是分别工 作在AVDD与Half AVDD之间，以及Half AVDD与VSS之间。运算放大器 110产生的正模拟图像信号A+的电压范围是AVDD与Half AVDD之间，而运算放大器120产生的负模拟图像信号A-的电压范围是Half AVDD与VSS之 间。每隔一预设时间，需藉由切换四个开关S1~S4，从通道输出端Y(n)、 Y(n+1) 交替地输出一正模拟图像信号A+与一负模拟图像信号A-至面板。然而，根据已知技术，运算放大器IIO、 120能够支援Half AVDD架构的 前提是MOS晶体管必须具备三重井(triple well)工艺。以NMOS为例，必 须要多一层深层n阱(deep n-well)的工艺来隔离p阱(p-well)和p型基体 (p-substrate)。但是，三重井工艺是一种高成本的技术，台湾业界目前尚未普 及，且三重井工艺的成本势必高于传统双并(twinwell)工艺。为解决上述问题， 因此提出本专利技术。
技术实现思路
有鉴于上述问题，本专利技术的目的之一是提供一种输出级电路，是藉由传 统双井工艺的MOS晶体管来实施，以达到支援Half AVDD架构的目的。为达成上述目的，本专利技术输出级电路包括 一第一PMOS晶体管、 一第 二 PMOS晶体管、 一第一 NMOS晶体管及一第二 NMOS晶体管。第一 PMOS 晶体管的基体耦接至一第一工作电压，源极耦接至一第一中间电压，栅极耦 接至一第一控制信号。第二PMOS晶体管的源极与基体耦接至所述第一工作 电压，栅极耦接至一第二控制信号。第一NMOS晶体管的源极耦接至一第二 中间电压，基体耦接至一第二工作电压，栅极耦接至一第三控制信号，其中， 所述第二工作电压是低于所述第一工作电压，以及，所述第一中间电压与所 述第二中间电压皆高于所述第二工作电压且低于所述第一工作电压。第二 NMOS晶体管的源极与基体耦接至所述第二工作电压，其栅极耦接至一第四 控制信号。其中，所述这些晶体管是以双重井工艺制作，且所述这些晶体管 的漏极相耦接以形成一输出端，以及，在任一时间点，所述这些控制信号的 至少其中之一被使能，以导通所述这些晶体管的至少其中之一。本专利技术的另一个目的是提供一种运算放大器，具有一正输入端、 一负输入端及一输出端，且所述负输入端耦接至所述输出端，所述运算放大器包括: 一输入级电路以及一输出级电路。所述输入级电路根据所述正输入端与所述 负输入端的电压差，以使能一第一控制信号、 一第二控制信号、 一第三控制 信号及一第四控制信号的至少其中之一者。所述输出级电路，包括 一第一 PMOS晶体管，其基体耦接至一第一工作电压，其源极耦接至一第一中伺电压，其栅极耦接至所述第一控制信号； 一第二 PMOS晶体管，其源极与基体 耦接至所述第一工作电压，其栅极耦接至所述第二控制信号； 一第一NMOS 晶体管，其源极耦接至一第二中间电压，其基体耦接至一第二工作电压，其 栅极耦接至所述第三控制信号；以及， 一第二NMOS晶体管，其源极与基体 耦接至所述第二工作电压，其栅极耦接至所述第四控制信号，其中，所述这 些晶体管是以双重井工艺制作，且所述这些晶体管的漏极于所述输出端相耦 接。兹配合下列图示、实施例的详细说明及权利要求，将上述及本专利技术的其 他目的与优点详述于后。附图说明图1显示二个相邻通道中，支援Half AVDD架构的已知运算放大器与四个开关的架构示意图。图2是本专利技术运算放大器的一实施例的架构示意图。图3是比较图2中NMOS晶体管223、 224的电压电流输出特性曲线。图4显示于两线点反转模式下二个相邻通道Y(n)、 Y(n+1)的输出端电压波形的一个例子。图5A是本专利技术运算放大器的输出级电路于瞬态期的放电路径示意图。 图5B是本专利技术运算放大器的输出级电路于建立期的放电路径示意图。 图5C是本专利技术运算放大器的输出级电路于瞬态期的充电路径示意图。 图5D是本专利技术运算放大器的输出级电路于建立期的放电路径示意图。图6A是藉由在运算放大器的输出端接上一负载电路，来模拟一个输出端 电压为下降边缘的瞬态期。图6B是藉由在运算放大器的输出端接上一负载电路，来模拟一个输出端 电压为下降边缘的建立期。图6C是本专利技术运算放大器的输出端电压乙,的模拟量测结果图。附图标号110、 120、 200运算放大器210输入级电路220输出级电路221、 222PMOS晶体管223、 224NMOS晶体管Sl、 S2、 S3、 S4幵关具体实施例方式以下，是以液晶显示器的源极驱动电路作为范例说明，唯本专利技术的运算 放大器及输出级电路亦可应用于其他须要支援Half AVDD架构的集成电路 上。图2是本专利技术运算放大器的一实施例的架构示意图。参考图2，本专利技术运 算放大器200，具有一正输入端、 一负输入端及一输出端，所述运算放大器 200包括一个输入级电路210与一输出级电路220。输入级电路210，于一工 作电压AVDD下工作，分别接收正输入端电压r+与负输入端电压K，然后，再根据所述正输入端的电压与所述负输入端的电压，以使能四个控制信号 CS1、 CS2、 CS3、 CS4的至少其中之一。输出级电路220包括二个PMOS晶体管221 、222与二 NMOS晶体管223、 224，且四个晶体管221、 222、 223、 224的漏极于运算放大器200的输出端 相耦接，所述输出端out再耦接至所述负输入端。PMOS晶体管221的基体(bulk)耦接至工作电压AVDD，源极耦接本文档来自技高网...

【技术保护点】
一种输出级电路，其特征在于，所述输出级电路包括：　一第一ＰＭＯＳ晶体管，其基体耦接至一第一工作电压，其源极耦接至一第一中间电压，其栅极耦接至一第一控制信号；　一第二ＰＭＯＳ晶体管，其源极与基体耦接至所述第一工作电压，其栅极耦接至 一第二控制信号；　一第一ＮＭＯＳ晶体管，其源极耦接至一第二中间电压，其基体耦接至一第二工作电压，其栅极耦接至一第三控制信号，其中，所述第二工作电压是低于所述第一工作电压，以及，所述第一中间电压与所述第二中间电压皆高于所述第二工作电压且 低于所述第一工作电压；以及　一第二ＮＭＯＳ晶体管，其源极与基体耦接至所述第二工作电压，其栅极耦接至一第四控制信号；　其中，所述这些晶体管是以双重井工艺制作，且所述这些晶体管的漏极相耦接以形成一输出端，以及，在任一时间点，所述这些 控制信号的至少其中之一被使能，以导通所述这些晶体管的至少其中之一。

【技术特征摘要】

【专利技术属性】
技术研发人员：林崑宗，张贵凯，
申请(专利权)人：旭曜科技股份有限公司，
类型：发明
国别省市：71[]