半导体装置及其制作方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法，所述的半导体装置包括一基底；一埋层，形成于所述的基底内，其中所述的埋层包含一绝缘区及一导体区；以及一深沟渠接触结构，形成所述的基底内，其中所述的深沟渠接触结构包含一导电材料，且所述的导电材料与所述的导体区电性连接。本发明专利技术能够大幅提升单一晶圆内所能配置的元件数且提高元件密度，当选择掺杂的多晶硅作为深沟渠接触结构内的导电材料时，能够缓冲包含氧化物的衬垫层与磊晶层之间由于晶格差异所造成的应力，以提升元件的稳定度及其功效。

【技术实现步骤摘要】

本专利技术是有关于一种半导体装置及其制造方法，特别是有关于深沟渠接触结构及其制造方法。
技术介绍
于现今半导体技术中，为了达成单晶片系统(single-chip system)的操作，是将控制器、存储器、低压操作的电路以及高压操作的功率元件高度整合至单一晶片上，其中功率元件的研发种类包含有垂直式双扩散金属氧化半导体晶体管(VDMOS)、绝缘栅极双载子晶体管(IGBT)、横向式功率晶体管(LDMOS)等几种，其研发目的在于提高电源转换效率来降低能源的损耗。由于在单一晶片上需同时提供高压晶体管元件以及低压CMOS电路元件，因此在制造工艺上需制作用以隔绝相邻的元件的隔离结构。请参阅图1，其显示现有半导体元件的剖面图。 一般可使用由介电材料所形成的深沟渠绝缘结构20隔离邻近的元件，因此能够个别的控制隔离的元件的电源参数。但是深沟渠绝缘结构20容易产生寄生电容。另外，位于元件主动区与基底10之间的埋氧化层30，也会产生寄生电容。当元件在一电压环境下操作时，会由于上述寄生电容产生充电而造成耦合效应，此效应在高压元件中尤其明显。电容耦合效应不但使得邻近元件的特性表现受到影响，甚至会藉由基材程度不一影响到其他电性相连的高低压元件。随着半导体制造工艺的不断进步，集成电路的尺寸愈来愈小、电路愈来愈密，同时工作时钟愈来愈快，晶片内电路内的寄生电阻效应、寄生电容效应也就愈来愈严重，进而使频率无法再提升，此称为阻容延迟、阻容迟滞(RCDelay), RC Delay不仅阻碍时钟成长，同时也会增加电路的无谓功耗。这些效应对电路的运作产生不同程度的影响，也引发对电路稳定性的疑虑，尤其在现今电路高速运行的时代，电路对这些干扰的容忍度也越来越低，更加深此问题的严重性。因此有需要提供一种半导体装置及其形成方法，以克服先前技术的不足。
技术实现思路
为达上述、其它与本专利技术的目的，本专利技术提供一种半导体装置，包括一基底； 一埋层，形成于所述的基底内，其中所述的埋层包含一绝缘区及一导体区；以及一深沟渠接触结构，形成所述的基底内，其中所述的深沟渠接触结构包含一导电材料，且所述的导电材料与所述的导体区电性连接。本专利技术也提供一种半导体装置的制造方法，包括下列步骤提供一基底，其具有一埋层位于其中，其中所述的埋层包含一绝缘区及一导体区；以及于所述的基底内形成一深沟渠接触结构，其中所述的深沟渠接触结构包含一导电材料，且所述的导电材料与所述的导体区电性连接。附图说明图1显示现有半导体元件的剖面图。图2至图9显示根据本专利技术实施例的形成深沟渠接触结构的剖面图,附图标号10~基底;30~埋氧化层；120 导体埋层；160 磊晶层；200 第一深沟渠；220 第二深沟渠；260 深沟渠接触结构;20 深沟渠绝缘结构;100 ~基底；140 绝缘埋层；180 罩幕层；210~衬垫层；230 掺杂区；300 层间介电层；310 阻障层； 320 接触插塞；330 金属层。具体实施例方式本专利技术的实施例提供一种半导体装置及其制造方法。有关各实施例的制 造方式和使用方式如下所详述，并伴随图示加以说明。其中，图式和说明书 中使用的相同的元件编号是表示相同或类似的元件。而在图式中，为清楚和 方便说明起见，有关实施例的形状和厚度或有不符实际的情形。而以下所描 述特别针对本专利技术的装置的各项元件或其整合加以说明，然而，值得注意的 是，上述元件并不特别限定于所显示或描述者，而是可以熟习此技艺的人士 所得知的各种形式，此外，当一层材料层是位于另一材料层或基底之上时， 其可以是直接位于其表面上或另外插入有其他中介层。图2至图9是显示根据本专利技术实施例的制作一种半导体装置的剖面图。 请参考图2，提供一基底100，其上方可具有导体埋层120、绝缘埋层140， 以及磊晶层160。基底IOO可包含硅或其它合适的半导体材料的基材。绝缘埋 层140可包含如二氧化硅等的氧化物。于磊晶层160上方形成一罩幕层180 后，可将上述罩幕层180进行图案化，以露出待去除的磊晶层160的表面。 导体埋层120的电阻可小于基底100的电阻。在其他实施例中，当基底100 的电阻够小时，导体埋层120可不存在(未显示于图中)。请参考图3，在形成图案化的罩幕层180于磊晶层160的上方后，可进行 一蚀刻制造工艺将罩幕层180所暴露的磊晶层160去除，以形成一第一深沟 渠200，其中所形成的第一深沟渠200暴露绝缘埋层140的上表面。在其他实 施例中，可进行蚀刻制造工艺将罩幕层180所暴露的磊晶层160，及位于磊晶 层160下方的部份的绝缘埋层140去除，以形成第一深沟渠200，其中所形成 的第一深沟渠200暴露绝缘埋层140的上表面下方的部份(未显示于图中)。 接着将罩幕层180移除。请参考图4，在第一深沟渠200形成后，可在第一深沟渠200的侧壁及底 表面上形成衬垫层210。衬垫层210亦可延伸至磊晶层160的上表面上。衬垫 层210可包含例如四乙氧基硅烷(tetraethoxy silane， TEOS)的氧化物。接着可进 行一蚀刻制造工艺，以将第一深沟渠200所暴露的位于绝缘埋层140上方的 衬垫层210去除，并可在衬垫层210去除后，继续将第一深沟渠200所暴露 的绝缘埋层140去除，以于第一深沟渠200的下方形成第二深沟渠220，如图 5所示，并保留位于第一深沟渠200的侧壁上的衬垫层210。请参考图5，所 形成第二深沟渠220可暴露导体埋层120的上表面。在另一实施例中，所进 行的蚀刻制造工艺可在绝缘埋层140去除后，更将第一深沟渠200所暴露的 部份的导体埋层120去除，而所形成的第二深沟渠220暴露导体埋层120的 上表面下方的部份(未显示于图中)。在其他实施例中，当导体埋层120不 存在时，所形成的第二深沟渠220可暴露位于绝缘埋层140下方的基底100 的表面或表面下方的部份。请参考图6，接着可进行一掺杂制造工艺，以在第二深沟渠220所暴露的 导体埋层120内形成一掺杂区230。在掺杂制造工艺后，可再进行一退火制造 工艺，使惨杂区230往横向及纵向的方向扩散，例如，往横向扩散至绝缘埋 层140下方的导体埋层120内，并往纵向扩散至导体埋层120的更深的区域 内，如图6所示。掺杂区230可具有与导体埋层120相同的导电型。于一实 施例中，掺杂区230及导体埋层120皆为N型导电型。掺杂区230的掺杂浓 度一般可大于导体埋层120的掺杂浓度。掺杂区230的形成可提供较佳的掺 杂均匀度(uniformity)，以形成较佳的界面的电阻/电容，以及较稳定的(欧姆 接触的)导电构件。在其他实施例中，当基底100的电阻够小时，导体埋层 120可不存在，因此掺杂区230可形成于第二深沟渠220所暴露的基底100中 (未显示于图中)。在另一实施例中，可不形成掺杂区230 (未显示于图中)。请参考图7，在掺杂区230形成后，接着可形成一导电材料240以填充第 一深沟渠200及第二深沟渠220，且导电材料240可延伸至衬垫层210的表面上。导电材料240可包含例如掺杂的多晶硅的导电物质。于一较佳实施例中， 导电材料240是在具有掺杂杂质的气体的环境下，以同步(in-situ)化学气相沉 积法所形成的掺杂的多晶硅。导本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，所述的半导体装置包括：　一基底；　一埋层，形成于所述的基底内，其中所述的埋层包含一绝缘区；以及　一深沟渠接触结构，形成于所述的基底内，其中所述的深沟渠接触结构包含一导电材料及一衬垫层，其中所述的 衬垫层形成于所述的导电材料的侧壁上，且所述的导电材料与所述的基底电性连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：张睿钧，陈瑛政，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：71[中国|台湾]