栅下具有横向扩散埋层的ＬＤＭＯＳ器件制造技术

本发明专利技术公开了一种栅下具有横向扩散埋层的ＬＤＭＯＳ器件，包括半导体本体以及半导体本体上的栅，所述半导体本体于栅的下方设有第一导电型掺杂沟道区，所述第一导电型掺杂沟道区的下方设有第一导电型横向扩散埋层。本发明专利技术在有效抑制ＬＤＭＯＳ器件中短沟道效应的前提下可以适当降低第一导电型掺杂沟道区注入掺杂离子的剂量，从而降低了器件的各个非线性电容，使得射频功率ＬＤＭＯＳ器件的性能得到了进一步改善。

【技术实现步骤摘要】

本专利技术涉及一种栅下具有横向扩散埋层的LDMOS器件
技术介绍
在射频功率LDMOS器件中，为了提高器件的输出功率、功率增益和线性度，要求在满足漏-源击穿电压BVdss的要求下，尽可能地抑制由器件的短沟道效应引起的器件阈值电压Vth和漏-源输出电流Ids随漏-源电压Vds的漂移，同时尽可能降低器件的各个非线性电容如栅-源电容Cgs、栅-漏电容Cgd和漏-源电容Cds。通常通过增加LDMOS器件栅下沟道区注入掺杂离子的剂量，并调节这一离子注入层的横向扩散条件来抑制器件的短沟道效应。但提高了的沟道区注入掺杂离子剂量却往往导致器件的各个非线性电容的增加。因此常用的抑制器件的短沟道效应的手段与降低器件的非线性电容的要求是相冲突的。
技术实现思路
本专利技术目的是提供一种栅下具有横向扩散埋层的LDMOS器件，在有效抑制短沟道效应的前提下可以适当降低沟道区注入掺杂离子的剂量，从而降低了器件的各个非线性电容，使得射频功率LDMOS器件的性能得到了进一步改善。本专利技术的技术方案是：一种栅下具有横向扩散埋层的LDMOS器件，包括半导体本体以及半导体本体上的栅，所述半导体本体于栅的下方设有第一导电型掺杂沟道区，所述第一导电型掺杂沟道区的下方设有第一导电型横向扩散埋层。其中第一导电型为P型或N型。进一步的，所述半导体本体还包括第一导电型重掺杂衬底、第一导电型重掺杂衬底上的第一导电型外延层，所述第一导电型掺杂沟道区位于第一导电型外延层上，所述第一导电型掺杂沟道区的一侧邻接有第一导电型重掺杂源区，所述第一导电型掺杂沟道区和第一导电型重掺杂源区上形成有与第一导电型相反的第二导电型重掺杂源区，所述第一导电型掺杂沟道区的另一侧通过第二导电型漂移区隔离设有第二导电型重掺杂漏区，源区和漏区表面分别设有源区欧姆接触区和漏区欧姆接触区。可以看出，当第一导电型为P型时，第二导电型为N型；反之，当第一导电型为N型时，第二导电型即为P型。进一步的，所述第一导电型重掺杂源区与第一导电型重掺杂衬底导电连接。该导电连接可以为1)由金属或导电物填充的通孔连接，2)由金属或导电物填充的沟槽，或者为3)于第一导电型外延层上形成的连接该源区和衬底的第一导电型掺杂连接。其中第一导电型掺杂连接与前两个连接之一可以同时存在，导电性能更佳。本专利技术横向扩散埋层的加工方法为：在现有LDMOS器件加工工艺流程中，于形成沟道离子注入掩模并进行第一导电型沟道掺杂离子注入这一工艺步骤的前或后，增加了形成埋层离子注入掩模，并进行离子注入形成第一导电型离子注入埋层的工艺步骤，然后经第一导电型沟道横向扩散热处理工艺步骤，同时形成第一导电型掺杂沟道区和第一导电型横向扩散埋层。-->在横向方向上，可以通过改变第一导电型离子注入埋层的埋层离子注入掩模边缘与栅边缘的相对位置关系，来调节第一导电型离子注入埋层与第一导电型沟道掺杂离子注入层的相对位置。进而可以调节沟道区掺杂和横向扩散埋层掺杂的相对位置，以便根据不同需要优化LDMOS器件的性能。进一步的，所述埋层离子注入掩模为光刻胶或硅氮化物介质层。本专利技术优点是：1、本专利技术在栅下第一导电型掺杂沟道区的下方设置第一导电型横向扩散埋层，可以进一步抑制器件的短沟道效应，使得在短沟道效应得到有效抑制的前提下可以适当降低第一导电型沟道区注入掺杂离子的剂量，从而降低了器件的各个非线性电容，使得射频功率LDMOS器件的性能得到了进一步改善。器件仿真计算表明，在所有其它的器件结构参数和工艺流程相同的条件下，最优化设计的带第一导电型横向扩散埋层的LDMOS器件和最优化设计的常规LDMOS器件(如图1所示)，在具有相同的导通电阻，相同的漏-源击穿电压BVdss和相同的阈值电压Vth随漏-源电压Vds的漂移的情形下，前者的第一导电型沟道区注入掺杂离子的剂量仅为后者的60％左右，而这导致了在典型的器件工作状态下前者的各个非线性电容要比后者低10％左右。这表明第一导电型横向扩散埋层确能改善射频功率LDMOS器件的性能。2、本专利技术第一导电型横向扩散埋层也能抑制LDMOS器件中的寄生双极型晶体管效应，进一步提高了器件的抗电涌能力。附图说明图1为现有技术LDMOS器件的结构示意图；图2为本专利技术LDMOS器件具体实施例的结构示意图；图3为本专利技术LDMOS器件又一具体实施例的结构示意图；图4为本专利技术横向扩散埋层的形成示意图；图5为本专利技术横向扩散埋层的第二形成示意图；图6为本专利技术横向扩散埋层的第三形成示意图；图7为本专利技术横向扩散埋层的第四形成示意图。其中：1半导体本体；2栅；3第一导电型掺杂沟道区；4第一导电型横向扩散埋层；5第一导电型重掺杂衬底；6第一导电型外延层；7第一导电型重掺杂源区；8第二导电型重掺杂源区；9第二导电型漂移区；10第二导电型重掺杂漏区；11埋层离子注入掩模；12第一导电型离子注入埋层；13光刻胶；14硅的氮化物介质层；15源区欧姆接触区；16漏区欧姆接触区；17通孔；18沟槽；19第一导电型掺杂连接；20场板；21第一导电型沟道掺杂离子注入层。具体实施方式下面结合附图及实施例对本专利技术作进一步描述：实施例：如图2和图3所示，一种源漏击穿电压在60V-120V之间、栅下具有横向扩散埋层的LDMOS器件，包括半导体本体1以及半导体本体1上的栅2，所述半导体本体1于栅2的下方设有第一导电型掺杂沟道区3，所述第一导电型掺杂沟道区3的下方设有第一导-->电型横向扩散埋层4。所述半导体本体1还包括第一导电型重掺杂衬底5、第一导电型重掺杂衬底5上的第一导电型外延层6，所述第一导电型掺杂沟道区3位于第一导电型外延层6上，所述第一导电型掺杂沟道区3的一侧邻接有第一导电型重掺杂源区7，所述第一导电型掺杂沟道区3和第一导电型重掺杂源区7内形成有与第一导电型相反的第二导电型重掺杂源区8，所述第一导电型掺杂沟道区3的另一侧通过第二导电型漂移区9隔离设有第二导电型重掺杂漏区10。源区和漏区表面分别设有源区欧姆接触区15和漏区欧姆接触区16。本实施例中第一导电型为P型，第二导电型为N型。其中，第二导电型漂移区9长度在2微米～6微米之间，第二导电型漂移区9的面掺杂浓度在1～6E12/cm2间；P型掺杂沟道区3的掺杂离子注入剂量在3～15E13/cm2间；第一导电型横向扩散埋层4的掺杂离子注入剂量在2～20E13/cm2间，掺杂离子为B11+，第一导电型横向扩散埋层4的纵向浓度分布的峰值点距半导体本体表面的距离在0.2～2.0微米之间。半导体本体1上方还可以设置场板20，场板20可以是单一的，也可以是多重的。所述第一导电型重掺杂源区7与第一导电型重掺杂衬底5导电连接。该导电连接可以为1)由金属或导电物填充的通孔17连接(如图3所示)，2)由金属或导电物填充的沟槽18连接(如图2所示)，或者为3)于第一导电型外延层上形成的连接该源区和衬底的第一导电型掺杂连接19(如图4至图7所示)。其中第一导电型掺杂连接19与前两个连接之一可以同时存在，导电性能更佳。加工时，在LDMOS器件加工工艺流程中，于形成沟道离子注入掩模并进行第一导电型沟道掺杂离子注入这一工艺步骤的前或后，增加形成埋层离子注入掩模11并进行离子注入形成第一导电型离子注入埋层12的工艺步骤(如图4至图7所示)，再经第一导电型沟道横向本文档来自技高网...

【技术保护点】
一种栅下具有横向扩散埋层的ＬＤＭＯＳ器件，包括半导体本体（１）以及半导体本体（１）上的栅（２），所述半导体本体（１）于栅（２）的下方设有第一导电型掺杂沟道区（３），其特征在于：所述第一导电型掺杂沟道区（３）的下方设有第一导电型横向扩散埋层（４）。

【技术特征摘要】
1.一种栅下具有横向扩散埋层的LDMOS器件，包括半导体本体(1)以及半导体本体(1)上的栅(2)，所述半导体本体(1)于栅(2)的下方设有第一导电型掺杂沟道区(3)，其特征在于：所述第一导电型掺杂沟道区(3)的下方设有第一导电型横向扩散埋层(4)。2.根据权利要求1所述的栅下具有横向扩散埋层的LDMOS器件，其特征在于：所述半导体本体(1)还包括第一导电型重掺杂衬底(5)、第一导电型重掺杂衬底(5)上的第一导电型外延层(6)，所述第一导电型掺杂沟道区(3)位于第一导电型外延层(6)上，所述第一导电型掺杂沟道区(3)的一侧邻接有第一导电型重掺杂源区(7)，所述第一导电型掺杂沟道区(3)和第一导电型重掺杂源区(7)内形成有与第一导...

【专利技术属性】
技术研发人员：陈强，马强，
申请(专利权)人：苏州远创达科技有限公司，远创达科技香港有限公司，远创达科技开曼有限公司，
类型：发明
国别省市：32[中国|江苏]