锁相环自校准系统以及方法技术方案

本发明专利技术提供了一种锁相环自校准系统以及方法。现有技术并不依据输入信号频率的不同来调整预设计数值，从而造成输入信号频率较小时锁相环进入锁定状态用时过久。本发明专利技术先将输入信号频率及其对应的预设计数值存储至一数据库，之后侦别输入信号的频率且从数据库中撷取所述频率所对应的预设计数值，并将所撷取的预设计数值存储至所述计数值存储单元，然后统计输入信号的脉冲数量且在统计到该预设计数值时判断基准信号的频率是否大于反馈信号的频率，且在否时完成自校准，而在是时控制降低压控振荡器的电容值且继续判断基准信号的频率是否大于反馈信号的频率。采用本发明专利技术可提高锁相环的锁定速度，进而提高使用该锁相环的电子产品的反应速度。

PLL self calibration system and method

The present invention provides a phase-locked loop self calibration system and method. The prior art does not adjust the pre design value according to the different frequency of the input signal, thereby causing the PLL to enter the lock state for too long when the input signal frequency is small. The present invention will first enter a pre design numerical memory signal frequency and the corresponding to a database, after identifying input pre design numerical signal frequency from the database and retrieves the corresponding frequency, and the pre design value storage captured to the counter value storage unit, and then statistical input pulse judgment reference signal the frequency is greater than the signal frequency and the number of feedback to the design in the pre numerical statistical signal, and not in complete self calibration, and control to reduce the capacitance of the voltage controlled oscillator and continue to determine the reference signal frequency is greater than the frequency of the feedback signal in time. By adopting the invention, the locking speed of the phase locked loop can be improved, and the reaction speed of the electronic product using the phase locked loop can be improved.

【技术实现步骤摘要】

本专利技术涉及锁相环电路，尤其涉及一种。
技术介绍
电脑、手机、数码相机等电子产品对其部件都有着严格的时序要求，因此能确保输出信号和基准信号同步的锁相环(PLL)就成为上述电子产品中必不可 少的部件。参见图1,其显示了现有技术中的锁相环自校准系统的结构，如图所示，锁 相环自校准系统1设置在锁相环2上，该自校准系统1包括相互连接的脉沖统 计模块10、判断模块11和控制模块12,该脉冲统计模块10具有一用于存储预 设计数值的计数值存储单元100。该锁相环2包括设置在前向通道上且依次相互 连接的输入分频器20、鉴频鉴相器(PFD) 21 、电荷泵(CP) 22、低通滤波器(LPF) 23、压控振荡器(VC0) 24和设置在反馈回路上的反馈分频器25，输入信号Fin 从输入分频器20输入且经其分频后成为基准信号R，输出信号Fout从压控振荡 器24输出且经反馈分频器25分频后成为反馈信号V。基准信号R和反馈信号V 同时送入鉴频鉴相器21中进行比较，且依据比较结果产生充放电信号来控制电 荷泵22对低通滤波器23进行充放电，低通滤波器依据电荷泵22对其的充放电 来产生控制电压Vctr来控制压控振荡器24产生输出信号Fout。该脉冲统计模 块10用于统计输入信号R的脉沖数量且在计满该预设计数值后输出第一触发信 号至该判断模块11,该判断模块11在接收到该第一触发信号后判断基准信号R 的频率是否大于反馈信号V的频率且在是时发送一第二触发信号至该控制模块 12,该控制模块12接收到该第二触发信号时发送控制信号至压控振荡器24以 降低压控振荡器24的电容值，从而通过调整压控振荡器24的电容值来实现快 速锁定锁相环2的目的。上述计数值存储单元100中所存储的预设计数值通常为500,当输入信号Fin为25M时，输入信号的脉冲宽度为40 ns (纳秒)，该脉冲统计模块10完成 500个脉沖的计数共需20 )i s (;敞秒)，于是可确保锁相环2在很短的时间内(通 常为几十/i s )进入锁定状态；当输入信号Fin为2M时，输入信号的脉冲宽度 为500纳秒(ns)，该脉冲统计模块10完成500个脉冲的计数共需250/iS,如 此会造成锁相环2需很久的时间(通常为几百/is)才能进入锁定状态，如此将 会造成使用锁相环2的电子产品反应速度过慢的问题。因此，如何提供一种以提高锁相环的锁定速度， 并有效提高使用该锁相环的电子产品的反应速度，已成为业界亟待解决的技术 问题。
技术实现思路
本专利技术的目的在于提供一种，通过所迷系统以 及方法可大大提高锁相环的锁定速度，进而提高使用该锁相环的电子产品的反 应速度。本专利技术的目的是这样实现的 一种锁相环自校准系统，设置在具有输入分 频器、压控振荡器和反馈分频器的锁相环上，其中，输入信号从输入分频器输 入且经其分频后成为基准信号，输出信号从压控振荡器输出且经反馈分频器分 频后成为反馈信号，该自校准系统包括脉冲统计模块、判断模块和控制模块， 该脉沖统计模块具有一用于存储预设计数值的计数值存储单元，该自校准系统 还包括第一存储模块、频率侦别模块、撷取模块和第二存储模块，该第一存储 模块用于将输入信号频率及其对应的预设计数值存储至一数据库，该频率侦别 模块用于侦别输入信号的频率，该撷取模块依据该频率侦别模块所侦别到的频 率从数据库中撷取该频率所对应的预设计数值，该第二存储模块用于将该撷取 才莫块所撷取的预设计数值存储至该计数值存储单元。在上述的锁相环自校准系统中，该脉冲统计模块用于统计输入信号的脉冲 数量且在计数满一预设计数值后输出一第一触发信号，该判断模块在接收到该 第一触发信号后判断基准信号的频率是否大于反馈信号的频率且在是时发送一 第二触发信号，该控制模块接收到该第二触发信号时发送控制信号至压控振荡 器以降低压控振荡器的电容值。5在上述的锁相环自校准系统中，该脉冲统计模块通过统计基准信号的脉沖 数量来统计输入信号的脉沖数量。在上述的锁相环自校准系统中，该输入信号的频率包括2M、 3至4M、 5至 6M、 7至眼、9至11M、 12至15M、 16至20M以及21至25M,其对应的预i殳计 数值分别为40、 80、 100、 160、 200、 280、 400和500。在上述的锁相环自校准系统中，该频率侦别模块通过侦别基准信号的频率 来侦别输入信号的频率。在上述的锁相环自校准系统中，该锁相环还包括连接在输入分频器与压控 振荡器间且相互连接的鉴频鉴相器、电荷泵和低通滤波器。本专利技术还提供一种使用上述的锁相环自校准系统进行自校准的方法，在锁 相环上电后进行，其包括以下步骤a、存储预设计数值至计数值存储单元；b、 统计输入信号的脉冲数量；c、判断所统计的脉冲数量是否为该预设计数值，若 是则继续步骤d，若否则返回步骤c; d、判断基准信号的频率是否大于反馈信 号的频率，若是则继续步骤e,若否则结束；e、发送控制信号至压控振荡器以 降低压控振荡器的电容值且返回步骤d;其中，该步骤a包括以下步骤al、将 输入信号频率及其对应的预设计数值存储至一数据库；a2、侦别输入信号的频 率且从数据库中撷取该频率所对应的预设计数值；a3、将所撷取的预设计数值 存储至该计数值存储单元。在上述的锁相环自校准方法中，该输入信号的频率包括2M、 3至4M、 5至 6M、 7至8M、 9至11M、 12至15M、 16至20M以及21至25M，其对应的预i殳计 数值分别为40、 80、 100、 160、 200、 280、 400和500。在上述的锁相环自校准方法中，在步骤a2中，通过侦别基准信号的频率来 侦别输入信号的频率。在上述的锁相环自校准方法中，在步骤b中，通过统计基准信号的脉冲数 量来统计输入信号的脉冲数量。与现有技术中并不依据输入信号频率的不同来调整预设计数值，从而造成 输入信号频率较小时锁相环进入锁定状态用时过久相比，本专利技术的锁相环自校 准系统以及方法先将输入信号频率及其对应的预设计数值存储至一数据库，之 后侦别输入信号的频率且从数据库中撷取该频率所对应的预设计数值，最后将所撷取的预设计数值存储至该计数值存储单元，如次可提高锁相环的锁定速度， 进而可提高使用该锁相环的电子产品的反应速度。附图说明本专利技术的由以下的实施例及附图给出。 图l是现有技术中的锁相环自校准系统的组成结构示意图。图2是本专利技术的锁相环自校准系统的组成结构示意图。 图3是本专利技术的锁相环自校准方法的流程图。具体实施例方式以下将对本专利技术的结合附图作进一步的详细描述。参见图2，本专利技术的锁相环自校准系统3设置在锁相环2上，所述自校准系 统3包括脉冲统计模块30、判断模块31、控制模块32、第一存储模块33、频 率侦别模块34、撷取4莫块35和第二存储模块36。所述锁相环2包括设置在前 向通道上且依次相互连接的输入分频器20、鉴频鉴相器21、电荷泵22、低通滤 波器23、压控振荡器24和设置在反馈回路上的反々贵分频器25,输入信号Fin 从输入分频器20输入且经其分频后成为基准信号R,输出信号Font从压控振荡 器24输出且经反馈分频器25分频后成为反馈信号V。将基准信号R和反馈信号 V同时送入鉴频鉴相器21中进行比较，且依据比较结果产生充放电信号控制电 荷本文档来自技高网...

【技术保护点】
一种锁相环自校准系统，设置在具有输入分频器、压控振荡器和反馈分频器的锁相环上，其中，输入信号从输入分频器输入且经其分频后成为基准信号，输出信号从压控振荡器输出且经反馈分频器分频后成为反馈信号，该自校准系统包括脉冲统计模块、判断模块和控制模块，该脉冲统计模块具有一用于存储预设计数值的计数值存储单元，其特征在于，该自校准系统还包括第一存储模块、频率侦别模块、撷取模块和第二存储模块，该第一存储模块用于将输入信号频率及其对应的预设计数值存储至一数据库，该频率侦别模块用于侦别输入信号的频率，该撷取模块依据该频率侦别模块所侦别到的频率从数据库中撷取该频率所对应的预设计数值，该第二存储模块用于将该撷取模块所撷取的预设计数值存储至该计数值存储单元。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨翼，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]