（１１０）取向Ｐ沟道具有高Ｋ栅极电介质的沟槽型ＭＯＳＦＥＴ制造技术

一种半导体器件，具有覆在金属衬底之上的重掺杂ｐ型（１１０）半导体层。该半导体器件还包括：第一金属层和覆在第一金属层之上的第一ｐ型半导体层。所述第一ｐ型半导体层是重掺杂的，并且具有（１１０）的表面晶向，且特征在于第一电导率。第二ｐ型半导体层覆在第一ｐ型半导体层之上，且具有（１１０）的表面晶向以及低于第一电导率的第二电导率；栅极介电层，具有高介电常数材料，所述栅极介电层沿着第二ｐ型半导体层中的（１１０）晶面布置。第二金属层覆在第二ｐ型半导体层之上。在第一金属层和第二金属层之间的电流传导的特征在于沿着＜１１０＞晶向和在（１１０）晶面上的空穴迁移率。

【技术实现步骤摘要】

本专利技术一般性地涉及半导体器件，并且更具体地，涉及一种用于在金属^H底上的石圭(SOM)的(110)取向上制造沟道型FET的方法和结构，沟道型FET具有高介电常数(高k)栅极电介质。
技术介绍
传统的半导体制造使用多个工艺以在衬底上形成半导体结构。在某些器件中，使用衬底作为电流传导路径的一部分。例如，含固态开关的衬底起着很重要的作用，该固态开关是用于分立器件应用和集成电路的关键半导体结构。固态开关包括，例如，功率金属氧化物半导体场效应晶体管(功率MOSFET)、绝缘栅双极型晶体管(IGBT)和各种类型的半导体闸流管。 一些定义的功率开关的性能特征是，它的导通电阻(如漏-源导通电阻，RDS。n),击穿电压，以及开关速度。通常地，典型的MOSFET器件的开关速度、导通电阻、击穿电压、以及功率消寿毛会受到布局，尺寸以及材并+的影响。实际的工业设计在探索尽可能地保持低MOSFET的导通电阻，以降低电导功率损耗并且增加电流密度。例如，在垂直功率MOSFET器件中，导通电阻由几个电阻组成，诸如沟道电阻，漂移区域(外延层)电阻，和衬底电阻。用在漏源极间的传导路径中的材料的类型和尺寸会直接地影响这种垂直功率MOSFET器件(以及其他MOSFET器件)的导通电阻。因此，对于垂直功率器件，诸如功率MOSFET，衬底是关键的性能器件。另外地，村底可以影响MOSFET中栅极电介质的特性和质量。因此，形成4册4及电介质的方法在确定MOSFET的性能和可靠性中起着重要的作用。虽然传统的技术已经被使用以利用各种各样的村底材料制造垂直功率器件，但是相关这些传统技术的局限性还是存在的。以下会详细讨i仑这些局限性中的若干。因此，存在用于制造具有合意的衬底和电介质特性的垂直器件同时可以保持一个简单的工艺过程的需求。
技术实现思路
根据本专利技术的实施例，描述了利用p型(110)轴取向硅材料形成垂直器件的多种技术，所述p型(110)轴取向硅材料提供在(110)面和<110>方向上的电流传导中增大的空穴迁移率，以及用于减小衬底电阻并形成较好的欧姆接触的重掺杂p型区。另外地，还提供了一种用于形成具有高介电常凄t的棚^及电介质的方法，以对比传统的热氧化物在(110)硅面上获得更好的质量。在一个实施例中，形成一层重掺杂(110)硅材料然后将其转移至支撑衬底。接着垂直元件制造，支撑衬底被金属接触件所取代并且支撑层换为重掺杂(110 ) 硅材料。在本专利技术的一个变化中，在轻掺杂(110)硅衬底上形成一 层重掺杂(110)硅材料。在器件制造之后，在初始的机械打磨之后 用选择性蚀刻工艺将衬底移除。因此，本专利技术的实施例将(110) p 型材料中较高的空穴迁移率、(110)面上的改善的高k栅极电介质、 和重掺杂(110) p型材料的低电阻系数结合在一起，以改善p型垂直半导体器件的器件性能。根据本专利技术的一个实施例，提供了 一种用于在重掺杂p型(110 ) 半导体层上形成半导体器件的方法。该方法先提供重掺杂p型(110 ) 硅层，并且在p重掺杂型(110)硅层上形成轻掺杂p型(110)硅 层。该方法还包括形成p沟道MOSFET,其具有沿着轻掺杂p型(110)石圭层中的<110>晶面的沟道区以允许在<110〉方向上的电流 传导。p沟道MOSFET还包括具有高介电常数材料的沿着(110) 晶面布置的棚—及介电层。所述方法进一步包括在所述轻掺杂p型(110)硅层上形成顶部导电层，以及在所述重掺杂p型(110)硅 层上形成底部导电层。根据实施例，p沟道MOSFET可以是沟槽栅 才及MOSFET、屏蔽栅极MOSFET、或是4黄向(lateral) MOSFET等 等。在这些器件的每一个中，从顶部导电层到底部导电层的电流传 导的特4正在于沿着<110>晶向和在(110)面上的空穴迁移率。以下 将详细描述用于形成这些器件的方法。在一个实施例中，重掺杂p型(110)硅层覆在第一支撑沉底之 上。顶部导电层形成之后，该方法包括粘结第二支撑衬底至顶部导 电层。然后，将第一支撑衬底移除以暴露重掺杂p型(110)硅层的 后表面，并形成底部导电层，以连接在重掺杂p型(110)硅层的所 暴露的后表面。继而，将第二支撑沉底移除。在一个实施例中，第一支撑衬底包括覆在石圭衬底之上的氧化层， 其特征在于(100)晶向、p型电导率、和轻掺杂。在特定实施例中，iip型重掺杂(110)硅层的形成如下。在作为轻掺杂p型(110)衬 底的第一硅衬底上形成p型重掺杂(IIO)硅层。在所述p型重掺杂 (110)硅层上形成第一氧化物层。将氬离子注入至重掺杂(110)硅层中，以在其中形成由氬足够削弱的区，以允许沿着该区裂解重掺杂(110)硅层，以形成上部(110)层和下部(110)层。在一个实施例中，在第一支撑硅衬底上形成第二氧化物层。该方法包括粘结第 一衬底至第 一 支撑硅衬底，并沿着该区域裂解p型重掺杂(110 )硅层，留下粘结在第一支撑硅衬底之上的第二二氧化硅层上的下部层。所述下部(110)层的特征在于p型电导率和重掺杂。在特定实施例中，通过打磨硅衬底、用氧化物层作为蚀刻阻止剂来蚀刻剩余硅衬底，以及用p型重掺杂(110 )硅层作为蚀刻阻止剂来蚀刻氧化物层以将第一支撑衬底移除。在另一实施例中，第一支撑衬底包括硅衬底，其特征在于具有(110)晶向、p型电导率、和轻掺杂，以及用外延工艺或离子注入 工艺形成p型重掺杂(110)硅层。在特定实施例中，通过打磨硅衬底并用重掺杂p型硅作为蚀刻阻止剂来蚀刻剩余硅衬底，以将第一支撑沉底移除。例如，用包括KOH或EDP的湿蚀刻工艺能够将第 一支撑硅衬底移除。重掺杂(110) p型硅层提供低电阻系数器件区。在一个特定实 施例中，重掺杂(110 ) p型石圭层的特征在于具有杂浓度高于 6xl019cm—3。在另一个实施例中，重掺杂(110) p型硅层的特征在 于lxlO口cm—s或更高的掺杂浓度。用p型重掺杂(IIO)硅层的薄层 能够进一步减小电阻系数。例如，该层可以具有在大约0.5jim到大 约3pm之间的厚度。另一方面，底部金属层具有足够的厚度以支撑 半导体器件。在一个特定实施例中，底部导电层具有的厚度约为 50|4m。在一个实施例中，高介电常数材料具有比二氧化硅更高的介电常数。仅仅作为示例，高介电常数材料具有约为5nm至50nm的厚 度。用原子层沉积(ALD)工艺能够形成诸如Hf02的高介电常数 材料。在一个实施例中，栅极介电层包括覆在高介电常数材料之上 的薄的界面介电层。薄的界面介电层可以包括氮氧化物、化学氧化 物、或热氧4乜物。根据本专利技术的另 一实施例，半导体器件包括底部导电层和覆在 底部导电层之上的第一p型半导体层。第一p型半导体层是重掺杂 的并且具有(110)表面晶向和第一电导率的特征。半导体器件包括 覆在所述第一p型半导体层之上的第二p型半导体层。第二半导体 层也是p型的并且具有低于第一电导率的电导率的特征。此外，半 导体器件具有包括高介电常数材料的栅极介电层。在第二p型半导 体层中的(110)晶面上形成栅极介电层。顶部金属层覆在第二 p 型半导体层之上并且形成与该器件的顶部接触。在该半导体器件中， 从顶部金属层至底部金属层并本文档来自技高网...

【技术保护点】
一种半导体器件，具有覆在金属衬底之上的重掺杂ｐ型（１１０）半导体层，所述半导体器件包括：　第一金属层；　第一ｐ型半导体层，覆在所述第一金属层之上，所述第一ｐ型半导体层是重掺杂的，并且具有（１１０）的表面晶向，所述第一ｐ型半导体层 的特征在于第一电导率；　第二ｐ型半导体层，覆在所述第一ｐ型半导体层之上，所述第二半导体层具有（１１０）的表面晶向以及低于所述第一电导率的第二电导率；　栅极介电层，包括高介电常数材料，所述栅极介电层沿着所述第二ｐ型半导体层中的（１ １０）晶面布置；以及　第二金属层，覆在所述第二ｐ型半导体层之上；　其中，在所述第一金属层和所述第二金属层之间的电流传导的特征在于沿着＜１１０＞晶向和在（１１０）晶面上的空穴迁移率。

【技术特征摘要】
US 2008-9-9 12/207,4171.一种半导体器件，具有覆在金属衬底之上的重掺杂p型(110)半导体层，所述半导体器件包括第一金属层；第一p型半导体层，覆在所述第一金属层之上，所述第一p型半导体层是重掺杂的，并且具有(110)的表面晶向，所述第一p型半导体层的特征在于第一电导率；第二p型半导体层，覆在所述第一p型半导体层之上，所述第二半导体层具有(110)的表面晶向以及低于所述第一电导率的第二电导率；栅极介电层，包括高介电常数材料，所述栅极介电层沿着所述第二p型半导体层中的(110)晶面布置；以及第二金属层，覆在所述第二p型半导体层之上；其中，在所述第一金属层和所述第二金属层之间的电流传导的特征在于沿着&lt;110&gt;晶向和在(110)晶面上的空穴迁移率。2. 根据权利要求1所述的器件，其中，所述高介电常数材料的介电常数高于二氧化硅的介电常数。3. 根据权利要求1所述的器件，其中，所述高介电常数材料具有约5nm至约50nm的厚度。4. 根据权利要求1所述的器件，其中，所述栅极电介质包括使用原子层沉积ALD形成的高介电常^:材冲牛。5. 根据权利要求1所述的器件，其中，所述高介电常数材料包括Hf02。6. 根据权利要求1所述的器件，其中，所述栅极介电层包括在所述高介电常数材料下方的薄的界面介电层。7. 根据权利要求1所述的器件，其中，所述薄的界面介电层具有约为5-10A的厚度。8. 才艮据权利要求1所述的器件，其中，所述栅极介电层包括在所述高介电常数材料下方的薄的氧化物层或氮氧化物层。9. 根据权利要求1所述的器件，其中，所述第一 p型半导体层具有不多于约3pm的厚度。10. 根据权利要求1所述的器件，其中，所述第一 p型半导体层的特征在于掺杂浓度为lxlOcm—s或更高。11. 根据权利要求1所述的器件，其中，所述第一 p型半导体层的特征在于掺杂浓度高于6xl019cnr3。12. 根据权利要求1所述的器件，其中，所述第一 p型半导体层的厚度在大约0.5pm到大约3pm之间。13. 根据权利要求1所述的器件，其中，所述第一 p型半导体层和所述第二 p型半导体层的每一个均是外延层。14. 根据权利要求1所述的器件，其中，所述底部金属层具有足够的厚度，以支撑所述垂直半导体器件。15. 根据权利要求1所述的半导体器件，其中，所述半导体器件包括沟槽栅4及MOSFET,所述沟槽棚4及MOSFET进一步包括沟槽，延伸进入所述第二p型半导体区；沟道区，沿着(110)晶面与沟槽侧壁相邻，以允许在(110)方向上的电流传导，所述4册才及介电层沿着邻近所述沟道区的所述沟槽侧壁布置；栅才及电极，在所述沟槽中的所述栅才及电介质之上；p型源才及区，在所述沟槽中的所述棚4及电极的每侧的侧面；p型漂移区；N型体区，延伸在所述漂移区之上；以及p型漏极区，包括重掺杂的所述第一p型半导体层的至少一部分。16. 根据权利要求1所述的半导体器件，其中，所述半导体器件包括屏蔽栅极沟槽MOSFET，所述屏蔽栅极沟槽MOSFET进一步包括沟槽，延伸进入所述第二p型半导体层；屏蔽电介质，沿着所述沟槽的侧壁和底面布置；屏蔽电极，在所述沟槽的下部，所述屏蔽电极通过所述屏蔽电介质而与所述第二半导体层绝缘；极间电介质，覆在所述屏蔽电极之上；沟道区，沿着(110)晶面与沟槽侧壁相邻，以允许在(110)方向上的电流传导，所述棚4及介电层沿着邻近所述沟道区的所述沟槽侧壁布置；以及才册才及电才及，在所述沟槽的上部，在所述才及间电介质之上，所述棚^及电4及通过所述4册才及电介质而与所述第二 p型半导体层绝缘。17. 根据权利要求16所述的半导体器件，其中，所述第二p型半导体层包括p型漂移区；N型体区，延伸在所述漂移区之上；以及p型源才及区，在邻近所述沟槽的所述体区中。18. 根据权利要求1所述的半导体器件，其中，所述半导体器件包括平面MOSFET器件，所述平面MOSFET器件进一步包括漏极区，包括所述第一p型半导体层的至少一部分；漂移区，包括所述轻掺杂p型(110)层的至少一部分；N型阱区，在所述漂移区的上部，所述N型阱区的表面部分配置为沿着(110)面中的<110...

【专利技术属性】
技术研发人员：塔特恩盖，王琦，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：US[美国]