【技术实现步骤摘要】
本专利技术属于电路设计，具体涉及一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路。
技术介绍
1、在serdes串行链路中，时钟通常是夹杂在数据流中的不明确的信号，所以需要时钟数据恢复电路(cdr)从输入的数据流中恢复出时钟信号，并用恢复出的时钟来采样数据信号。
2、许多与高速信号传输有关的时序问题都是通过能够产生精确时钟相位的相位插值电路(pi)来解决的，在高速信号传输电路中产生精确对齐的时钟。相位插值电路可以作为基于pll结构的cdr和基于dll结构的cdr中的一部分来使用，也可以在基于相位选择相位插值结构cdr中单独使用。在cdr的很多实现结构中，相位插值器已经变成了一个关键模块。
3、目前常用的ps/pi型时钟数据恢复电路如图1所示，从pll/dll产生的多相时钟在进行组合插值，恢复出需要的采样时钟。在应用相位插值器的ps/pi时钟数据恢复电路中，系统的性能主要取决于相位插值器的参数：插值精度和插值线性度(由dnl和inl来衡量，主要取决于dnl)，相位插值器作为cdr中的关键模块，相位插值器的非线性会直接影响时钟数据恢复电路的动态特性，当输入数据与本地时钟存在频率差时，还会影响它的抖动容限。相位插值器作为核心模块之一，需要仔细设计提高其性能参数。
4、相位插值最重要的参数就是插值线性度和插值精度。插值精度并不是越小越好需要根据具体应用设计，但线性度(由inl和dnl来衡量)在合理功耗范围内需要达到最优。
5、目前，相位插值器的实现有多种方式。由于在不同的电路应
6、将图2所示的插值器用于cdr的时钟插值电路如图3所示。先由pll或者dll提供多相时钟，再经过正弦波或者三角波电路生成小幅度正弦波或者三角波，再由ps相位选择电路选择一个插值区间，再由pi核心相位插值电路插值出需要的时钟，再经过时钟buffer恢复成满摆幅的时钟信号。
7、传统相位插值使用尾电流权重线性编码会使插值出的时钟线性度很差，尤其是在边沿位置。再加上实际电路的非理想效应，会使得线性度进一步下降。因此传统相位插值器结构简单，但是插值精度不高，提高精度又需要提高输入相位数，这又要求前级电路的高参数要求，所以插值精度和插值输入互相制约。传统的相位插值器线性度差，且需要输入过多的时钟相数。
技术实现思路
1、为了解决现有技术中存在的上述问题，本专利技术提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路。本专利技术要解决的技术问题通过以下技术方案实现：
2、本专利技术提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。
3、有益效果：
4、本专利技术提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。本专利技术通过改进两个差分电路结构，从而减少了输入时钟相数，只需要输入四相时钟，却可以达到很高的线性度；并且改进了尾电流控制的编码方式，从而减轻了使用二进制编码在实际电路当中容易发生竞争和冒险所产生的毛刺问题。
5、以下将结合附图及实施例对本专利技术做进一步详细说明。
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1.一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。
2.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述控制码的位数大于log2n+8，n为插值个数。
3.根据权利要求1任一项所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述差分放大器的组数、尾电流源个数和差分控制对管个数与控制码的位数相同。
4.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述控制码的组合数与插值个数相同。
5.根
6.根据权利要求5所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述差分放大器中的MOS管与差分控制对管中的MOS管的尺寸成比例。
7.根据权利要求2所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述差分控制对管均包括两个MOS管和一个反相器，每个差分控制对管中的第一个MOS管的漏极为第一输入端，第二个MOS管的漏极为第二输入端；第i个差分控制对管中的第一输入端连接左差分电路结构中的第i个差分放大器中的两个MOS管的源极；第i个差分控制对管中的第二输入端连接右差分电路结构中第n+1-i个差分放大器中的两个MOS管的源极，每个差分控制对管中的第一个MOS管的栅极为控制码输入端，该输入端用于输入所述控制码；反相器的正输入端连接每个差分控制对管中的第一个MOS管的栅极，负输入端连接第二个MOS管的栅极；每个差分控制对管均中的两个MOS管的源极连接在一起，连接尾电流源的正端，尾电流源的负端接地。
8.根据权利要求2所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，当所述插值个数为128次，所述相位范围为2π，则尾电流源个数为32个，32个尾电流源的尾电流变化如下：
9.根据权利要求8所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，选取尾电流为0.043，0.034，0.030做3位二进制编码，取0.025做4位二进制编码得到13位的控制码。
...【技术特征摘要】
1.一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。
2.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述控制码的位数大于log2n+8，n为插值个数。
3.根据权利要求1任一项所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述差分放大器的组数、尾电流源个数和差分控制对管个数与控制码的位数相同。
4.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述控制码的组合数与插值个数相同。
5.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，每组差分放大器包括均包括两个mos管，两个mos管的源极连接在一起，并对应连接差分控制对管中的一个输入端，两个mos管中的第一个mos管的漏极连接所述一组负载电阻中的第一个负载电阻的第一端；第二个mos管的漏极连接所述一组负载电阻中的第二个负载电阻的第一端；第一个负载电阻...
【专利技术属性】
技术研发人员：王兆策，刘伟峰，靳刚，吴勇，王东，何振敏，
申请(专利权)人：西安电子科技大学芜湖研究院，
类型：发明
国别省市：
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