【技术实现步骤摘要】
本专利技术属于半导体自动化测试设备(automatic test equipment，简称ate)领域，涉及一种在自动化测试设备中应用的模拟输出方波的方法，尤其涉及一种模拟晶振频率产生装置及其实现方法。
技术介绍
1、半导体自动化测试设备在测试芯片时，在下位机中，经常会需要外部输入多路参考时钟给芯片作为主时钟的情况。
2、现有的技术方案采用将固定频率的多个晶振模块设计在测试系统(例如下位机)中，通过测试系统完成匹配选择其中一路适合的参考时钟提供给芯片中某路通道作为参考时钟。
3、上述现有技术方案具有如下不足：
4、①、由于半导体自动化测试设备需要多个晶振模块，不仅增加了测试系统的设计难度，且能够提供的时钟频率范围有限，往往不支持多路参考时钟的应用；
5、②、多个晶振模块设计在测试系统使所述整个测试系统版图增大面积大。
技术实现思路
1、为解决的上述技术问题，本专利技术提出一种模拟晶振频率的实现方法，用于解决现有技术中生成模拟波形的问题。
2、为实现上述目的，本专利技术的技术方案如下：
3、一种模拟晶振频率的产生装置，包括锁相环pll模块和逻辑logic模块；所述锁相环pll模块包括频率预处理模块、相位比较器、倍频器、反馈回路分频模块、输出链路分频模块和逻辑输出链路分频器；所述反馈回路分频模块包括整数反馈回路分频器和分数反馈回路分频器；所述输出链路分频模块包括n个输出链路，n个所述输出链路包括至少一个整数输出链路
4、所述频率预处理模块将接收到的具有第一固定频率和相位的方波处理成满足逻辑logic模块需求范围的具有第二固定频率和相位的方波；
5、所述相位比较器接收所述具有第二固定频率和相位的方波，与所述具有第二固定频率和相位的方波经过倍频器和所述反馈回路分频模块的相位进行相位比较调整，从所述整数反馈回路分频器输出具有第三固定频率和相位的整数方波到所述整数输出链路分频器中，以及从所述小数反馈回路分频器输出具有第三固定频率和相位的小数方波到所述小数输出链路分频器中；所述逻辑输出链路分频器的n路通道接收相应的所述n个输出链路输出。
6、进一步地，所述频率预处理模块包括接收所述具有第一固定频率和相位的方波产生器和将所述具有第一固定频率和相位的方波处理成具有第二固定频率和相位的方波时钟整数增频器。
7、进一步地，所述有第一固定频率和相位的方波产生器为下位机中锁相环pll中输出的固定方波。
8、为实现上述目的，本专利技术又一技术方案如下：
9、一种采用上述的模拟晶振频率的产生装置的实现方法，包括如下步骤：
10、步骤s1：所述频率预处理模块将接收到的具有第一固定频率和相位的方波处理成满足逻辑logic模块需求范围的具有第二固定频率和相位的方波；
11、步骤s2：所述相位比较器接收所述具有第二固定频率和相位的方波，与所述具有第二固定频率和相位的方波经过倍频器和所述反馈回路分频模块的相位进行相位比较调整，从所述整数反馈回路分频器输出具有第三固定频率和相位的整数方波到所述整数输出链路分频器中，以及从所述小数反馈回路分频器输出具有第三固定频率和相位的小数方波到所述小数输出链路分频器中；
12、步骤s3：所述逻辑输出链路分频器的n路通道接收相应的所述n个输出链路输出。
13、从上述技术方案可以看出，本专利技术提出的模拟晶振频率产生装置以及实现方法，对半导体测试系统在提供参考时钟的应用上带来了很大的方便，其不但简化了测试系统的设计降低了研发成本，还可以灵活的在测试不同芯片时提供不同频率的晶振频率，并且该方案同时支持多路参考时钟的输出。
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1.一种模拟晶振频率的产生装置，其特征在于，包括锁相环PLL模块和逻辑LOGIC模块；所述锁相环PLL模块包括频率预处理模块、相位比较器、倍频器、反馈回路分频模块、输出链路分频模块和逻辑输出链路分频器；所述反馈回路分频模块包括整数反馈回路分频器和分数反馈回路分频器；所述输出链路分频模块包括N个输出链路，N个所述输出链路包括至少一个整数输出链路分频器和至少一个小数输出链路分频器；所述逻辑输出链路分频器包括与所述N个输出链路相对应的N个输出通道；其中，
2.根据权利要求1所述的模拟晶振频率的产生装置；其特征在于，所述频率预处理模块包括接收所述具有第一固定频率和相位的方波产生器和将所述具有第一固定频率和相位的方波处理成具有第二固定频率和相位方波的时钟整数增频器。
3.根据权利要求2所述的模拟晶振频率的产生装置，其特征在于，所述有第一固定频率和相位的方波产生器为下位机中锁相环PLL中输出的固定方波。
4.一种采用如权利要求1-3任一项所述的模拟晶振频率的产生装置的实现方法，其特征在于，包括如下步骤：
【技术特征摘要】
1.一种模拟晶振频率的产生装置，其特征在于，包括锁相环pll模块和逻辑logic模块；所述锁相环pll模块包括频率预处理模块、相位比较器、倍频器、反馈回路分频模块、输出链路分频模块和逻辑输出链路分频器；所述反馈回路分频模块包括整数反馈回路分频器和分数反馈回路分频器；所述输出链路分频模块包括n个输出链路，n个所述输出链路包括至少一个整数输出链路分频器和至少一个小数输出链路分频器；所述逻辑输出链路分频器包括与所述n个输出链路相对应的n个输出通道；其中，
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【专利技术属性】
技术研发人员：项徐永，
申请(专利权)人：上海御渡半导体科技有限公司，
类型：发明
国别省市：
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